[发明专利]半导体装置及其制造方法

摘要

一种半导体装置及其制造方法，提高半导体装置的性能。在半导体基板上经由绝缘层而形成了半导体层的SOI基板中，在nMIS形成区域的半导体层和pMIS形成区域的半导体层上分别形成MISFET，在供电区域中，除去半导体层和绝缘层。在半导体基板内，以在俯视时包括nMIS形成区域和供电区域的方式形成p型半导体区域，以在俯视时包括pMIS形成区域和供电区域的方式形成n型半导体区域(NR2)。在半导体基板内，相比p型半导体区域为低杂质浓度的p型阱(PW)形成为内包p型半导体区域，相比n型半导体区域为低杂质浓度的n型阱(NW)形成为内包n型半导体区域。p型半导体区域和n型半导体区域比元件分离区域(ST)深。

主权项

一种半导体装置，包括：半导体基板；第一活性区域以及第二活性区域，由在所述半导体基板上经由绝缘层而形成的半导体层构成，通过贯通所述半导体层以及所述绝缘层的元件分离区域而分别以平面方式被包围；第一MISFET，形成于所述第一活性区域；第二MISFET，形成于所述第二活性区域；第一区域以及第二区域，通过所述元件分离区域而分别以平面方式被包围，并且，除去所述半导体层以及所述绝缘层；第一导电型的第一半导体区域，以在俯视时包括所述第一活性区域以及所述第一区域的方式形成在所述半导体基板内；第二半导体区域，以在俯视时包括所述第一活性区域以及所述第一区域的方式形成在所述半导体基板内，该第二半导体区域为所述第一导电型且相比所述第一半导体区域为高杂质浓度；第二导电型的第三半导体区域，以在俯视时包括所述第二活性区域以及所述第二区域的方式形成在所述半导体基板内，且所述第二导电型不同于所述第一导电型；以及第四半导体区域，以在俯视时包括所述第二活性区域以及所述第二区域的方式形成在所述半导体基板内，该第四半导体区域为所述第二导电型且相比所述第三半导体区域为高杂质浓度，所述第二半导体区域内包在所述第一半导体区域中，所述第二半导体区域的底面比所述第一半导体区域的底面浅，并且，比在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的底面深，所述第二半导体区域还向在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的下方延伸，所述第四半导体区域内包在所述第三半导体区域中，所述第四半导体区域的底面比所述第三半导体区域的底面浅，并且，比在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的底面深，所述第四半导体区域还向在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的下方延伸。