[发明专利]一种异步时钟并串转换半周期输出电路

摘要

本发明实施例公开了一种异步时钟并串转换半周期输出电路，包括同步分频时钟产生电路10、数据同步电路20、控制信号产生电路40和并串转换输出电路30。数据同步电路20实现输入数据与高频时钟信号的同步，并且并串转换输出电路30实现将输入数据从并行转换为串行输出。本发明的实施例的电路中，能够同时实现异步时钟同步和并串转换，并且电路结构简单。

主权项

一种异步时钟并串转换半周期输出电路，其特征在于，包括：同步分频时钟产生电路（10），所述同步分频时钟产生电路（10）基于高频时钟信号（clk_f）产生第一分频时钟信号（clk1）、第二分频时钟信号（clk2）、第三分频时钟信号（clk3）和第四分频时钟信号（clk4）；数据同步电路（20），所述数据同步电路（20）连接到所述同步分频时钟产生电路（10），所述数据同步电路（20）接收输入数据D<7:0>并根据所述第一分频时钟信号（clk1）将所述输入数据D<7:0>与所述高频时钟信号（clk_f）同步；控制信号产生电路（40），所述控制信号产生电路（40）连接到所述同步分频时钟产生电路（10），并根据所述第一分频时钟信号（clk1）、第二分频时钟信号（clk2）、第三分频时钟信号（clk3）和第四分频时钟信号（clk4）产生控制信号sel<3:0>；并串转换输出电路（30），所述并串转换输出电路（30）连接到所述数据同步电路（20）和所述控制信号产生电路（40），并根据所述控制信号sel<3:0>将所述输入数据串行输出；其中所述同步分频时钟产生电路包括第一D触发器（101）和第二D触发器（102），其中：所述第一D触发器（101）的时钟输入端连接到所述高频时钟信号（clk_f），所述第一D触发器（101）的正相输出端输出所述第四分频时钟信号（clk4）并连接到所述第二D触发器（102）的数据输入端，所述第一D触发器（101）的反相输出端输出所述第二分频时钟信号（clk2）；所述第二D触发器（102）的时钟输入端连接到所述高频时钟信号（clk_f），所述第二D触发器（102）的正相输出端输出所述第一分频时钟信号（clk1），所述第二D触发器（102）的反相输出端输出所述第三分频时钟信号（clk3）并连接到所述第一D触发器（101）的数据输入端。