[发明专利]一种基于PLL‑VCO的高准度老化监测器

摘要

本发明公开了一种基于PLL‑VCO的高准度老化监测器，包括控制电路、监测电路和输出电路，监测电路包括参考电路、老化产生电路和比较电路，参考电路为对电路老化引起的参数偏差不敏感的PLL电路，老化产生电路为对电路老化引起的参数偏差敏感的VCO电路，控制电路分别与PLL电路、VCO电路、比较电路和输出电路连接，PLL电路的输出端与比较电路的第一输入端连接，VCO电路的输出端与比较电路的第二输入端连接，比较电路的输出端与输出电路的输入端连接，PLL电路的输入端输入参考时钟信号；优点是PLL电路输出的参考频率信号仅受外部参考时钟信号的影响，由此消除该老化监测器自身存在的老化效应对老化监测结果造成的不良影响，提高老化监测数据准确度。

主权项

一种基于PLL‑VCO的高准度老化监测器，包括控制电路、监测电路和输出电路，其特征在于所述的监测电路包括参考电路、老化产生电路和比较电路，所述的参考电路为对电路老化引起的参数偏差不敏感的PLL电路，所述的老化产生电路为对电路老化引起的参数偏差敏感的VCO电路，所述的控制电路分别与所述的PLL电路、所述的VCO电路、所述的比较电路和所述的输出电路连接，所述的PLL电路的输出端与所述的比较电路的第一输入端连接，所述的VCO电路的输出端与所述的比较电路的第二输入端连接，所述的比较电路的输出端与所述的输出电路的输入端连接，所述的PLL电路的输入端输入参考时钟信号，所述的PLL电路的输出端输出参考频率信号，所述的VCO电路的输出端输出监测频率信号，所述的比较电路将所述的参考频率信号和所述的监测频率信号进行对比得到老化数据后通过输出电路的输出端输出，所述的参考时钟信号的幅值与所述的VCO电路在初始状态时输出的时钟频率信号的幅值相同，将所述的VCO电路在初始状态时输出的时钟频率信号的周期记为T，所述的参考时钟信号的周期为T1,其中T≤T1≤2T；所述的VCO电路包括至少一个VCO单元，所述的VCO单元包括差分电压振荡器、两个电平转换器、占空比电路和第一分频器，所述的两个电平转换器的电路结构相同，分别为第一电平转换器和第二电平转换器，所述的差分电压振荡器的控制端与所述的控制器连接，所述的差分电压振荡器的第一输出端与所述的第一电平转换器的输入端连接，所述的差分电压振荡器的第二输出端与所述的第二电平转换器的输入端连接，所述的第一电平转换器的输出端与所述的占空比电路的第一输入端连接，所述的第二电平转换器的输出端与所述的占空比电路的第二输入端连接，所述的占空比电路的输出端与所述的第一分频器的输入端连接，所述的第一分频器的输出端为所述的VCO单元的输出端，一个所述的VCO单元的输出端作为所述的VCO电路的一个输出端；所述的电平转换器包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管和反相器，所述的第一PMOS管的源极和所述的第二PMOS管的源极均接入电源，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极和所述的第二PMOS管的栅极连接，所述的第一PMOS管的栅极、所述的第二PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的电平转换器的输出端，所述的第一NMOS管的栅极和所述的反相器的输入端连接且其连接端为所述的电平转换器的输入端，所述的反相器的输出端与所述的第二NMOS管的栅极连接，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地；所述的占空比电路包括第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管，所述的第三NMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的占空比电路的第一输入端，所述的第四NMOS管的栅极和所述的第三PMOS管的栅极连接且其连接端为所述的占空比电路的第二输入端，所述的第三NMOS管的漏极和所述的第三PMOS管的源极均接入电源，所述的第三NMOS管的源极、所述的第三PMOS管的漏极、所述的第四NMOS管的漏极和所述的第四PMOS管的源极连接且其连接端为所述的占空比电路的输出端，所述的第四NMOS管的源极和所述的第四PMOS管的漏极均接地；所述的差分电压振荡器包括第一与非门、第二与非门和级联的n位电路结构相同的差分延迟单元，n为大于1的奇数，所述的差分延迟单元包括第五PMOS管、第六PMOS管、第五NMOS管和第六NMOS管，所述的第五PMOS管的源极和所述的第六PMOS管的源极均接入电源，所述的第五PMOS管的漏极、所述的第六PMOS管的栅极和所述的第五NMOS管的漏极连接且其连接端为所述的差分延迟单元的第二输出端，所述的第六PMOS管的漏极、所述的第五PMOS管的栅极和所述的第六NMOS管的漏极连接且其连接端为所述的差分延迟单元的第一输出端，所述的第五NMOS管的源极和所述的第六NMOS管的源极均接地，所述的第五NMOS管的栅极为所述的差分延迟单元的第一输入端，所述的第六NMOS管的栅极为所述的差分延迟单元的第二输入端；所述的第一与非门的第一输入端与所述的第二与非门的第一输入端连接且其连接端为所述的差分电压振荡器的控制端，所述的第一与非门的输出端与所述的第1位差分延迟单元的第一输入端连接，所述的第二与非门的输出端与所述的第1位差分延迟单元的第二输入端连接，所述的第j位差分延迟单元的第一输出端与所述的第j+1位差分延迟单元的第一输入端连接，所述的第j位差分延迟单元的第二输出端与所述的第j+1位差分延迟单元的第二输入端连接，j＝1，2，3，…，n‑1；所述的第n位差分延迟单元的第一输出端与所述的第一与非门的第二输出端连接，所述的第n位差分延迟单元的第二输出端与所述的第二与非门的第二输入端连接，所述的第n位差分延迟单元的第一输出端为所述的差分电压振荡器的第一输出端，所述的第n位差分延迟单元的第二输出端为所述的差分电压振荡器的第二输出端。