[发明专利]一种可配置型的多位密钥输出TVD-PUFs电路

摘要

本发明公开了一种可配置型的多位密钥输出TVD-PUFs电路，包括数据输入模块、控制器、移位寄存器、译码器、n个PUFs单元电路和输出模块，数据输入模块的输入端接入外部数据，数据输入模块的输出端与控制器的输入端连接，控制器的输出端与移位寄存器的输入端连接，移位寄存器的输出端与译码器的输入端连接，PUFs单元电路包括i位阈值偏差延迟电路和判决器，阈值偏差延迟电路由两个延迟单元组成，两个延迟单元分别为第一延迟单元和第二延迟单元；优点是通过控制信号配置阈值偏差延迟电路，使多位PUFs电路中存在多个可提取的工艺偏差，多位PUFs电路的输出信号(密钥)可以进行重构，无需更换硬件就可以实现输出密钥的变化。

主权项

一种可配置型的多位密钥输出TVD‑PUFs电路，包括数据输入模块、控制器、移位寄存器、译码器、n个PUFs单元电路和输出模块，所述的数据输入模块的输入端接入外部数据，所述的数据输入模块的输出端与所述的控制器的输入端连接，所述的控制器的输出端与所述的移位寄存器的输入端连接，所述的移位寄存器的输出端与所述的译码器的输入端连接，其特征在于所述的PUFs单元电路包括i位阈值偏差延迟电路和判决器，所述的阈值偏差延迟电路由两个延迟单元组成，两个延迟单元分别为第一延迟单元和第二延迟单元；所述的延迟单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和反相器，所述的第一PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第四PMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的延迟单元的输出端，所述的第二NMOS管的源极和所述的第一NMOS管的漏极连接，所述的第一NMOS管的源极和所述的第四NMOS管的源极均接地，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极和所述的反相器的输入端连接且其连接端为所述的延迟单元的控制端，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的源极和所述的第三PMOS管的漏极连接且其连接端为所述的延迟单元的输入端，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极和所述的反相器的输出端连接，所述的第三PMOS管的源极和所述的第四PMOS管的栅极连接，所述的第三NMOS管的漏极和所述的第四NMOS管的栅极连接；所述的第一延迟单元的控制端和所述的第二延迟单元的控制端连接且其连接端为所述的阈值偏差延迟电路的控制端，所述的第一延迟单元的输入端为所述的阈值偏差延迟电路的第一输入端，所述的第一延迟单元的输出端为所述的阈值偏差延迟电路的第一输出端，所述的第二延迟单元的输入端为所述的阈值偏差延迟电路的第二输入端，所述的第二延迟单元的输出端为所述的阈值偏差延迟电路的第二输出端，第1位阈值偏差延迟电路的第一输入端和第二输入端连接且其连接端为所述的PUFs单元电路的输入端，第j位阈值偏差延迟电路的第一输出端与第j+1位阈值偏差延迟电路的第一输入端连接，第j位阈值偏差延迟电路的第二输出端与第j+1位阈值偏差延迟电路的第二输入端连接，第i位阈值偏差延迟电路的第一输出端和第二输出端与所述的判决器的输入端连接，所述的判决器的输出端为所述的PUFs单元电路的输出端，n个PUFs单元电路的输出端组成所述的TVD‑PUFs电路的n位输出端，所述的TVD‑PUFs电路的n位输出端与所述的输出模块的输入端连接，所述的输出模块的输出端输出密钥，n个PUFs单元电路中位于相同位的阈值偏差延迟电路的控制端连接其连接端为所述的TVD‑PUFs电路的一个控制端，所述的TVD‑PUFs电路具有i个控制端；外部数据输入所述的数据输入模块中，所述的控制器生成i位控制信号，i位控制信号经移位寄存器和译码器处理后一一对应输入所述的TVD‑PUFs电路的n个控制端中控制n个PUFs单元电路中i位阈值偏差延迟电路的工作状态，使所述的PUFs单元电路的i个阈值偏差延迟电路工作在NMOS管延迟模式、PMOS管延迟模式或者反相器延迟模式，改变输入所述的数据输入模块中的外部数据时，所述的控制器生成的i位控制信号随之变化，由此所述的控制器输出的i位控制信号由所述的数据输入模块输入的信号确定，当所述的数据输入模块输入的外部数据改变时，所述的控制器输出的i位控制信号发生变化，所述的PUFs单元电路中的i位阈值偏差延迟电路的工作状态改变，所述的PUFs单元电路中产生的工艺偏差改变，所述的TVD‑PUFs电路输出的密钥得到重构；其中n≥2，i≥2，j＝1，…，i‑1。