[发明专利]一种三段式时间数字转换电路

摘要

本发明公开了一种三段式时间数字转换(TDC)电路，时间间隔的测量由高段、中段和低段三部分分段量化完成。高段位TDC采用线性反馈移位寄存器(LFSR)结构，实现宽范围的测量；中段位TDC采用环形振荡器结构，通过均匀相位分辨搜寻高频时钟上升沿的位置，触发锁存信号和中段位计数信号，并用同步计数器完成中段测量；低段位环振TDC完成量化误差更精细的测量，采用与中段位相同的结构，并采用先译码后传输的方式。全部数据通过逻辑控制电路以二进制形式依次串行输出。相比传统的三段式TDC，本发明的TDC可以实现延迟单元复用，从而获得更优的架构设计及更小的版图面积。在相同的检测精度下，其产生的系统功耗明显降低，因此可应用于高速高精度的时间测量系统。

主权项

一种三段式时间数字转换电路，其特征在于：包括高段位线性反馈移位寄存器、初相调整电路、延迟匹配电路、中段位时间数字转换电路、相邻信号提取单元、低段位时间数字转换电路、两位二进制同步计数器、译码单元、直接译码锁存电路以及串行数据输出电路；其中：高频时钟CLK_H和时间量化的起始信号EN输入初相调整电路，当所述起始信号EN为高电平时，所述初相调整电路在高频时钟CLK_H的下一个上升沿处产生EN0信号并发送至高段位线性反馈移位寄存器；结束时刻Stop信号输入所述高段位线性反馈移位寄存器，所述高段位线性反馈移位寄存器用于对所述EN0信号和高频时钟CLK_H在Stop信号上升沿之后紧邻的上升沿的时间间隔进行量化，得到高段位量化值k·T_clk，其中T_clk为高频时钟CLK_H的周期，k为高段位线性反馈移位寄存器的计数值；所述高段位线性反馈移位寄存器将高段位量化值输入到串行数据输出电路；所述延迟匹配电路用于根据所述Stop信号对所述高频时钟CLK_H进行延迟处理，使高频时钟CLK_H在Stop信号上升沿之后紧邻的上升沿滞后Stop信号t_DFF+AND时间，得到延迟后的CLK_M信号，其中t_DFF+AND为所述初相调整电路生成的所述EN0信号落后高频时钟CLK_H信号的固有延时；将所述CLK_M信号分别输入到中段位时间数字转换电路和低段位时间数字转换电路；所述中段位时间数字转换电路为环形TDC，包括由四级延迟单元构成的第一压控环振单元，所述第一压控环振单元根据外部压控信号产生上升沿与所述Stop信号对齐且周期为t_M＝t_clk/4的周期信号，并输入到相邻信号提取单元；所述相邻信号提取单元扫描所述CLK_M信号上升沿在周期为t_M＝t_clk/4的周期信号中所在的区间，从而产生锁存信号LOCK；所述两位二进制同步计数器用于对所述Stop信号与锁存信号LOCK上升沿之间的时间间隔进行量化测量，得到中段位量化值T_Counter＝n·t_M，其中n为两位二进制同步计数器的计数值；所述二进制同步计数器将中段位量化值输入直接译码锁存电路；所述低段位时间数字转换电路为环形TDC，包括由四级延迟单元构成的第二压控环振单元，外部压控信号控制所述第二压控环振单元的环振周期为t_L，所述CLK_M信号上升沿作为低段位量化门控信号，所述第二压控环振单元构成的八个相位节点状态经所述译码单元进行译码后，在当锁存信号LOCK上升沿到来时，所述直接译码锁存电路用于锁存此时所述译码单元输出的译码值m，得到低段位量化值(m/8)·tL；所述直接译码锁存电路包括D触发器和二选一开关，用于将中段位量化值和低段位量化值锁存于D触发器中，并直接译码成对应的十进制数值后，由二选一开关控制将数据锁存到串行数据输出电路中；所述串行数据输出电路用于对输入的高段位量化值、中段位量化值以及低段位量化值依次串行输出，得到初相调整后的起始信号EN0和结束时刻Stop信号的时间间隔的全局表达式为T＝k·T_clk‑n·t_M+(m/8)·t_L。