[发明专利]基于FPGA的高速ADC采样数据接收缓存方法和系统

摘要

本发明提供一种基于FPGA的高速ADC采样数据接收缓存方法和系统，该系统主要包括数据接收延时单元，数据降速单元，时钟接收延时单元，时钟处理单元，数据组合存储单元，控制单元。在FPGA内部，数据降速单元对数据信号进行降速，时钟信号使用双沿锁存数据，数据延时单元对多对数据信号进行延时调整，保证多对数据信号同时跳变，且时钟信号的跳变沿位于数据信号的中心，之后数据组合单元对展宽降速后的数据进行组合排列，恢复出实际的波形数据，存储到数据存储单元。该方法和系统可以同时接收多路数据信号及伴随数据的时钟信号，实现数据信号的循环存储、预触发记录、顺序读出等功能。

主权项

一种基于FPGA的高速ADC采样数据接收缓存方法，其特征在于：包括以下步骤：1)差分数据信号的处理：1.1)数据接收单元(U1_1)对ADC输出的高速采样差分数据信号进行终端端接，实现数据信号的电平转换并输出串行数据信号；1.2)数据延时单元(U1_2)根据参考时钟信号对电平转换后的串行数据信号进行延时调节，保证多路串行数据信号在同一时刻跳变；1.3)数据降速单元(U2)对数据延时单元(U1_2)输出的每一路串行数据信号进行串并转换，并根据接收时钟信号及分频时钟信号对数据进行展宽降速；数据展宽的宽度为2‑10，展宽宽度与数据组合存储单元(U5)中的数据存储宽度相关；2)系统时钟信号的产生：2.1)时钟接收延时单元(U3)对ADC输出的差分时钟信号进行终端端接，保证时钟信号完整性，并对终端后的时钟信号进行粗延时调节；2.2)时钟去抖动单元(U4_1)对输入的时钟信号进行抖动控制；2.3)时钟处理单元(U4_2)对抖动控制后的时钟信号进行精细延时、相位调整和频率合成后再分别送入数据接收延时单元(U1)、数据降速单元(U2)、数据组合存储单元(U5)及控制单元(U6)；送入数据接收延时单元(U1)的信号作为数据延时单元(U1_2)的参考时钟信号；送入数据降速单元(U2)的信号作为接收时钟信号及分频时钟信号，其中接收时钟信号为时钟正向信号和/或时钟反向信号；送入数据组合存储单元(U5)的时钟信号作为数据组合存储单元(U5)的写时钟信号和/或读时钟信号；送入控制单元(U6)的时钟信号作为写时钟信号和/或读时钟信号；3)数据的循环存储和顺序读出：数据组合存储单元(U5)根据时钟处理单元(U4_2)送入的写时钟信号对多路数据信号进行组合排列，恢复出实际的波形数据并存储；控制单元(U6)根据写时钟信号为数据组合存储单元(U5)产生写地址计数，通过写使能和写触发双控制数据组合存储单元(U5)，实现数据的循环存储和预触发记录；根据读时钟信号为数据组合存储单元(U5)产生读地址计数，通过读使能和读触发双控制数据组合存储单元(U5)，实现数据的顺序读出；并根据相应的接口读写时序控制，实现数据组合存储单元(U5)的读出数据和外部接口之间的通信；其中数据存储和读出的具体步骤如下：3.1)控制单元(U6)通过时钟信号判断是否写使能；3.2)如是，则向数据组合存储单元(U5)循环写入数据，如否，返回步骤3.1)；3.3)在向数据组合存储单元(U5)循环写入数据的同时，控制单元(U6)判断是否写触发；3.4)如是，则再向数据组合存储单元(U5)写入一定量的触发数据，如否，返回步骤3.3)；3.5)在向数据组合存储单元(U5)写入触发数据的同时，控制单元(U6)判断是否写满；3.6)如是，则存储结束，控制单元(U6)给出最后一个写地址计数，进行步骤3.7)，如否，返回步骤3.5)；3.7)控制单元(U6)通过时钟信号判断是否读使能；3.8)如是，控制单元(U6)则判断是否读触发，如否，返回步骤3.7)；3.9)如是，控制单元(U6)产生读地址计数，进而顺序读出数据组合存储单元(U5)中的数据，读地址首位计数为写地址计数停止的下一个地址计数；进行步骤3.10)，如否，返回步骤3.8)；3.10)控制单元(U6)判断是否读空；3.11)如是，则返回步骤3.1)，如否，返回步骤3.10)。