[发明专利]一种适合DDR存储器的时域解卷积交织装置及方法

摘要

本发明涉及一种适合DDR存储器的时域解卷积交织装置及方法，所述装置包括两个双读写RAM、FIFO、两个逻辑控制电路，第一逻辑控制电路负责将输入数据或输出数据与两个RAM之间进行交换；第二逻辑控制电路负责两个RAM与DDR接口之间进行数据交换，在DDR中为通道0至通道50各自分配连续的物理地址空间；当所述第一逻辑控制电路每更新第一RAM或第二RAM内的一组数据时，第二逻辑控制电路将该组数据放入DDR相应物理地址空间中，并读取下一组数据放入对应的第一RAM或第二RAM；每次连续读/写一行，可以读一行、写一行交替进行，也可以读完所有行再写。本发明的适合DDR存储的解卷积交织装置及方法复用DDR存储单元，节省片外RAM，并且提高了DDR效率。

主权项

一种适合DDR存储器的时域解卷积交织装置，所述装置包括第一双读写口RAM、第二双读写口RAM、一个深度为4的FIFO、第一逻辑控制电路和第二逻辑控制电路，所述第一双读写口RAM或者第二双读写口RAM的物理地址和逻辑地址的对应关系如图2所示，其中，第一逻辑控制电路负责将输入数据或输出数据与第一RAM或第二RAM之间进行交换，具体为：每输入一个有效数据，将该数据缓存到第一RAM或第二RAM的一个逻辑地址中，同时从FIFO中读取一个数据作为输出，并在两个时钟周期后，将上述逻辑地址缓存的数据送入FIFO中；对应于输入的有效数据的逻辑地址存储顺序为：ROW依次加1，从0至51之间变化，并且ROW每增加到51时，COL依次加1，从0至m之间变化，m为自然数，m可根据数据宽度及DDR接口的数据位宽来进行设置；第二逻辑控制电路负责第一RAM或第二RAM与DDR接口之间进行数据交换，其中，在DDR中为通道0至通道50各自分配连续的物理地址空间；当所述第一逻辑控制电路每更新第一RAM或第二RAM内的一组数据时，第二逻辑控制电路将该组数据放入DDR相应物理地址空间中，并读取下一组数据放入对应的第一RAM或第二RAM；所述的第一RAM或第二RAM中数据的逻辑地址读写顺序为：COL依次加1，从0至m之间变化，COL每增加到m时ROW依次加1，COL从0至51之间变化；每次连续读、写一行，可以读一行、写一行交替进行，也可以读完所有行再写。