[发明专利]一种抗单粒子翻转的SR锁存器

摘要

本发明公开了一种抗单粒子翻转的SR锁存器，包括第一信号输出端口、第二信号输出端口、电源、第一存储节点、第二存储节点、第一信号输入端口、第二信号输入端口、第三信号输入端口、第四信号输入端口、第一控制节点、第二控制节点、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管及第十NMOS管。本发明写入速度快，延迟短，符合抗辐射高速度集成电路的要求。

主权项

一种抗单粒子翻转的SR锁存器，其特征在于，包括电源(VDD)、第一信号输出端口、第二信号输出端口、第一存储节点(Q)、第二存储节点(QB)、第一信号输入端口(R)、第二信号输入端口(S)、第三信号输入端口(RB)、第四信号输入端口(SB)、第一控制节点(P)、第二控制节点(PB)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第九NMOS管(MN9)及第十NMOS管(MN10)；所述第一PMOS管(MP1)的漏极及栅极分别与第二控制节点(PB)及第一控制节点(P)相连接，第一PMOS管(MP1)的源极及衬底与电源(VDD)相连接；所述第二PMOS管(MP2)的漏极及栅极分别与第一控制节点(P)及第二控制节点(PB)相连接，第二PMOS管(MP2)的源极及衬底与电源(VDD)相连接；所述第三PMOS管(MP3)的栅极及漏极分别与第一信号输入端口(R)及第七PMOS管(MP7)的源极相连接，第三PMOS管(MP3)的源极及衬底与电源(VDD)相连接；所述第四PMOS管(MP4)的栅极及漏极分别与第二信号输入端口(S)及第八PMOS管(MP8)的源极相连接，第四PMOS管(MP4)的源极及衬底与电源(VDD)相连接；所述第五PMOS管(MP5)的栅极及漏极分别与第四信号输入端口(SB)及第一存储节点(Q)相连接，第五PMOS管(MP5)的源极及衬底与电源(VDD)相连接；所述第六PMOS管(MP6)的栅极及漏极分别与第三信号输入端口(RB)及第二存储节点(QB)相连接，第六PMOS管(MP6)的源极及衬底与电源(VDD)相连接；所述第七PMOS管(MP7)的栅极及漏极分别与第二控制节点(PB)及第一存储节点(Q)相连接，第七PMOS管(MP7)的衬底与电源(VDD)相连接；所述第八PMOS管(MP8)的栅极及漏极分别与第一控制节点(P)及第二存储节点(QB)相连接，第八PMOS管(MP8)的衬底与电源(VDD)相连接；所述第一NMOS管(MN1)的栅极及漏极分别与第四信号输入端口(SB)及第五NMOS管(MN5)的源极相连接，第一NMOS管(MN1)的源极及衬底均接地；所述第二NMOS管(MN2)的栅极及漏极分别与第三信号输入端口(RB)及第六NMOS管(MN6)的源极相连接，第二NMOS管(MN2)的源极及衬底均接地；所述第三NMOS管(MN3)的栅极及漏极分别与第一信号输入端口(R)及第一存储节点(Q)相连接，第三NMOS管(MN3)的源极及衬底均接地；所述第四NMOS管(MN4)的栅极及漏极分别与第二信号输入端口(S)及第二存储节点(QB)相连接，第四NMOS管(MN4)的源极及衬底均接地；所述第五NMOS管(MN5)的栅极及漏极分别与第二存储节点(QB)及第一存储节点(Q)相连接，第五NMOS管(MN5)的衬底接地；所述第六NMOS管(MN6)的栅极及漏极分别与第一存储节点(Q)及第二存储节点(QB)相连接，第六NMOS管(MN6)的衬底接地；所述第七NMOS管(MN7)的栅极及漏极分别与第二信号输入端口(S)及第二控制节点(PB)相连接，第七NMOS管(MN7)的源极及衬底均接地；所述第八NMOS管(MN8)的栅极及漏极分别与第一存储节点(Q)及第二控制节点(PB)相连接，第八NMOS管(MN8)的源极及衬底均接地；所述第九NMOS管(MN9)的栅极及漏极分别与第二存储节点(QB)及第一控制节点(P)相连接，第九NMOS管(MN9)的源极及衬底均接地；所述第十NMOS管(MN10)的栅极及漏极分别与第一信号输入端口(R)及第一控制节点(P)相连接，第十NMOS管(MN10)的源极及衬底均接地；所述第一信号输出端口与第一存储节点(Q)相连接，第二信号输出端口与第二存储节点(QB)相连接。