[发明专利]一种用于变系数乘法器的并行伪CSD编码器

摘要

本发明涉及集成电路技术领域，特别涉及一种用于变系数乘法器的并行伪CSD编码器。本发明的并行伪CSD编码器，包括运算逻辑电路和输出逻辑电路；所述运算逻辑电路的输入端接外部输入数据，其输出端接运算逻辑电路的第一输入端；所述输出逻辑电路的第二输入端接外部输入数据，其输出端接后级乘法器的系数输入端。本发明的有益效果为，在保证伪CSD编码后的码制具有与传统CSD编码相同的非零位数量的同时，采用并行运算逻辑消除传统CSD编码过程中产生的进位传播逻辑，从而提高伪CSD编码器的运算速度，使其与所需编码的二进制数位长无关，属于一种固定延迟的编码电路，极大的提高伪CSD编码器的数据吞吐能力。本发明尤其适用于变系数乘法器的并行伪CSD编码器。

主权项

一种用于变系数乘法器的并行伪CSD编码器，包括运算逻辑电路和输出逻辑电路；所述运算逻辑电路的输入端接外部输入数据，其输出端接运算逻辑电路的第一输入端；所述输出逻辑电路的第二输入端接外部输入数据，其输出端接后级乘法器的系数输入端；所述运算逻辑电路用于接收固定字长的外部数据，所述外部数据为二进制数据，分别根据二进制数据的每一位及该位数据的前一位和后一位，通过并行运算得到共享数据，将共享数据输入到输出逻辑电路；所述输出逻辑电路接收共享数据和外部数据，分别根据共享数据的每一位以及该位数据的前一位和后一位，通过并行运算得到伪CSD编码的符号位；同时分别根据外部数据的每一位和该位数据的前一位，以及共享数据的每一位和该位数据的后三位，通过并行运算得到伪CSD编码的幅值位；所述运算逻辑电路由第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第四与非门NAND4、第五与非门NAND5、第六与非门NAND6、第一反相器INV1和第二反相器INV2构成；设外部输入的二进制数据为6位，分别为第一位数b1、第二位数b2、第三位数b3、第四位数b4、第五位数b5和第六位数b6；则第一与非门NAND1的一个输入端接第一位数b1，其另一个输入端接第二位数b2；第二与非门NAND2的一个输入端接第二位数b2，其另一个输入端接第三位数b3；第三与非门NAND3的一个输入端接第二位数b2，其另一个输入端接第一反相器INV1的输出端；第一反相器INV1的输入端接第三位数b3；第四与非门NAND4的一个输入端接第三位数b3，其另一个输入端接第二反相器INV2的输出端；INV2的输入端接第四位数b4；第五与非门NAND5的一个输入端接第四位数b4，其另一个输入端接第五位数b5；第六与非门的一个输入端接第五位数b5，其另一个输入端接第六位数b6；所述输出逻辑电路由或非门NOR、第七与非门NAND7、第八与非门NAND8、第九与非门NAND9、第十与非门NAND10、第三反相器INV3、第四反相器INV4和第五反相器INV5构成；其中，或非门NOR的一个输入端接第一与非门NAND1的输出端，其另一个输入端接第三与非门NAND3的输出端，其输出端接第五反相器INV5的输入端；第五反相器INV5的输出端接第九与非门NAND9的一个输入端；第九与非门NAND9的另一个输入端接第二与非门NAND2的输出端，其输出端为伪CSD编码的符号位；第七与非门NAND7的一个输入端接第三位数b3，其另一个输入端接第四反相器INV4的输出端，其输出端接第八与非门NAND8的一个输入端；第四反相器INV4的输入端接第六与非门NAND6的输出端；第八与非门NAND8的另一个输入端接第三反相器INV3的输出端；第三反相器INV3的输入端接第四与非门NAND4的输出端，其输出端接第十与非门NAND10的一个输入端；第十与非门NAND10的另一个输入端接第三位数b3和第五与非门NAND5的输出端，其输出端为伪CSD编码的幅值位。