[发明专利]时钟延迟方法、装置、延迟锁相环及数字时钟管理单元有效
| 申请号： | 201410835917.3 | 申请日： | 2014-12-26 |
| 公开（公告）号： | CN104579320B | 公开（公告）日： | 2018-09-18 |
| 发明（设计）人： | 包朝伟;崔社涛;姚韡荣;王佩宁 | 申请（专利权）人： | 浙江大学;深圳市国微电子有限公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08;H03L7/081 |
| 代理公司： | 深圳鼎合诚知识产权代理有限公司 44281 | 代理人： | 江婷;李发兵 |
| 地址： | 310027*** | 国省代码： | 浙江;33 |
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| 摘要： | 本发明公开时钟延迟方法、装置、延迟锁相环及数字时钟管理单元，时钟延迟方法包括：步骤一、通过延迟线将输入时钟延迟Ti，得到输出时钟；步骤二、比较输入时钟和输出时钟，若输入时钟滞后于输出时钟，回到步骤一重新通过延迟线将输入时钟延迟(Ti+Tx)/2，若输入时钟超前于输出时钟，回到步骤一重新通过延迟线将输入时钟延迟(Ty+Ti)/2；直到输入时钟和输出时钟对齐，输出与输入时钟对齐的输出时钟。本发明通过以上技术方案，采用的是二分式逐次逼近的方式来实现对齐，最多需要N个时钟周期，在输入时钟和输出时钟相差较大的情况下，加快了DLL的锁定速度，提高了芯片系统的工作速度。 | ||
| 搜索关键词： | 输出时钟 输入时钟 输入时钟延迟 时钟延迟 对齐 延迟线 延迟锁相环 管理单元 数字时钟 时钟周期 芯片系统 逐次逼近 二分式 锁定 超前 输出 滞后 | ||
【主权项】：
1.一种时钟延迟方法，其特征在于，包括：步骤一、通过延迟线将输入时钟延迟Ti，得到输出时钟；步骤二、比较所述输入时钟和输出时钟，若所述输入时钟滞后于输出时钟，则回到步骤一,重新通过延迟线将所述输入时钟延迟Ti+1，Ti+1为(Ti+Tx)/2，若所述输入时钟超前于输出时钟，则回到步骤一,重新通过所述延迟线将输入时钟延迟T′i+1，T′i+1为(Ty+Ti)/2；直到所述输入时钟和输出时钟对齐，输出与所述输入时钟对齐的输出时钟；其中，i为大于等于1的整数，Tx为T1至Ti以及T中,比Ti大且距离Ti最近的一个，Ty为T1至Ti以及0中比Ti小且距离Ti最近的一个，T为所述延迟线的最大延迟时间。
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