[实用新型]一种LDMOS-SCR类叉指结构的高压ESD保护器件

摘要

一种LDMOS-SCR类叉指结构的高压ESD保护器件，可用于片上高压IC的ESD保护电路。主要由P型衬底、N型埋层、N阱、P阱、若干个P+注入区、若干个N+注入区、多晶硅双栅和若干场氧隔离区构成。该ESD保护器件可在高压ESD脉冲作用下，形成两条由LDMOS-SCR结构并联构成的ESD电流泄放路径。该电流泄放路径均以寄生的NPN管和P阱电阻为公共支路，以降低器件的电子发射率，提高维持电压和ESD鲁棒性。另一方面，通过在器件内部设计一个寄生的NPN晶体管控制一个浮空LDMOS结构，既可以降低LDMOS-SCR器件的电子发射率，提高维持电压；又能增强浮空LDMOS结构的N型导电沟道的电流泄放能力，提高器件的ESD鲁棒性。

主权项

一种LDMOS‑SCR类叉指结构的高压ESD保护器件，其特征在于：主要由P型衬底(101)、N型埋层(102)、第一N阱(103)、第一P阱(104)和第二N阱(105)，第一场氧隔离区(106)、第一N+注入区(107)、第二场氧隔离区(108)、第一P+注入区(109)、第三场氧隔离区(110)、第一多晶硅栅(111)、第二N+注入区(112)、第二P+注入区(113)、第三N+注入区(114)、第二多晶硅栅(115)、第四场氧隔离区(116)、第三P+注入区(117)、第五场氧隔离区(118)、第四N+注入区(119)和第六场氧隔离区(120)构成；在所述P型衬底(101)上设有所述N型埋层(102)；所述N型埋层(102)可增强器件内部电场的均匀分布，以提高器件的ESD鲁棒性；在所述N型埋层(102)上从左到右依次设有所述第一N阱(103)、所述第一P阱(104)和所述第二N阱(105)；所述N型埋层(102)必须完全覆盖所述第一P阱(104)，所述第一N阱(103)的右侧与所述第一P阱(104)的左侧相连，所述第一P阱(104)的右侧与所述第二N阱(105)的左侧相连；在所述第一N阱(103)上从左到右依次设有所述第一场氧隔离区(106)、所述第一N+注入区(107)、所述第二场氧隔离区(108)、所述第一P+注入区(109)；所述第一场氧隔离区(106)的左侧与所述第一N阱(103)的左侧边缘相连，所述第一场氧隔离区(106)的右侧与所述第一N+注入区(107)的左侧相连，所述第一N+注入区(107)的右侧与所述第二场氧隔离区(108)的左侧相连，所述第二场氧隔离区(108)的右侧与所述第一P+注入区(109)的左侧相连；在所述第一P阱(104)上从左到右依次设有所述第一多晶硅栅(111)、所述第二N+注入区(112)、所述第二P+注入区(113)、所述第三N+注入区(114)和所述第二多晶硅栅(115)，所述第三场氧隔离区(110)横跨在所述第一N阱(103)和所述第一P阱(104)的表面部分区域上，所述第一P+注入区(109)的右侧与所述第三场氧隔离区(110)的左侧相连，所述第三场氧隔离区(110)的左侧部分覆盖在所述第一N阱(103)的表面部分区域上，所述第三场氧隔离区(110)的右侧部分覆盖在所述第一多晶硅栅(111)的表面部分区域上；所述第一多晶硅栅(111)的左侧与所述第一P阱(104)的左侧边缘相连，所述第一多晶硅栅(111)的右侧与所述第二N+注入(112)的左侧相连，所述第二N+注入区(112)的右侧与所述第二P+注入区(113)的左侧相连，所述第二P+注入区(113)的右侧与所述第三N+注入区(114)的左侧相连，所述第三N+注入区(114)的右侧与所述第二多晶硅栅(115)的左侧相连，所述第二多晶硅栅(115)的右侧与所述第一P阱(104)的右侧边缘相连；在所述第二N阱(105)上从左到右依次设有所述第三P+注入区(117)、所述第五场氧隔离区(118)、所述第四N+注入区(119)和所述第六场氧隔离区(120)；所述第四场氧隔离区(116)横跨在所述第一P阱(104)和所述第二N阱(105)的表面部分区域上，所述第四场氧隔离区(116)的左侧部分覆盖在所述第二多晶硅(115)的表面部分区域上，所述第四场氧隔离区(116)的右侧部分覆盖在所述第二N阱(105)的表面部分区域上；所述第四场氧隔离区(116)的右侧与所述第三P+注入区(117)的左侧相连，所述第三P+注入区(117)的右侧与所述第五场氧隔离区(118)的左侧相连，所述第五场氧隔离区(118)的右侧与所述第四N+注入区(119)的左侧相连，所述第四N+注入区(119)的右侧与所述第六场氧隔离区(120)的左侧相连，所述第六场氧隔离区(120)的右侧与所述第二N阱(105)的右侧边缘相连；所述第一N+注入区(107)通过接触孔与金属层1的第一金属层(201)相连，所述第一P+注入区(109)通过接触孔与金属层1的第二金属层(202)相连，所述第一多晶硅栅(111)通过接触孔与金属层1的第三金属层(203)相连，所述第二N+注入区(112)通过接触孔与金属层1的第四金属层(204)相连，所述第二P+注入区(113)通过接触孔与金属层1的第五金属层(205)相连，所述第二多晶硅栅(115)通过接触孔与金属层1的第六金属层(206)相连，所述第三P+注入区(117)通过接触孔与金属层1的第七金属层(207)相连，所述第四N+注入区(119)通过接触孔与金属层1的第八金属层(208)相连，金属层1的所述第一金属层(201)、所述第二金属层(202)、所述第三金属层(203)、所述第四金属层(204)、所述第五金属层(205)、所述第六金属层(206)、所述第七金属层(207)、所述第八金属层(208)分别覆盖在所述第一N+注入区(107)、所述第一P+注入区(109)、所述第一多晶硅栅(111)、所述第二N+注入区(112)、所述第二P+注入区(113)、所述第二多晶硅栅(115)、所述第三P+注入区(117)、和所述第四N+注入区(119)的表面区域上；在金属层2的第九金属层(209)上设有金属通孔(210)，金属层1的所述第一金属层(201)、所述第二金属层(202)、所述第七金属层(207)和所述八金属层(208)均通过所述金属通孔(210)与金属层2的所述第九金属层(209)相连，所述金属通孔(210)与第一焊盘相连，用作器件的阳极；在金属层2的第十金属层(211)上设有金属通孔(212)，金属层1的所述第三金属层(203)、所述第四金属层(204)和所述第五金属层(205)、所述第六金属层(206)均通过所述金属通孔(212)与金属层2的所述第十金属层(211)相连，所述金属通孔(212)与第二焊盘相连，用作器件的阴极；当高压ESD脉冲的正极与器件的所述阳极相连，高压ESD脉冲的负极与器件的所述阴极相连时，一方面由所述第一N+注入区(107)、所述第一P+注入区(109)、所述第三场氧隔离区(110)、所述第一多晶硅栅(111)、所述第二N+注入区(112)、所述第二P+注入区(113)、所述第一N阱(103)和所述第一P阱(104)构成第一LDMOS‑SCR结构的ESD电流路径；另一方面由所述第三P+注入区(117)、所述第四N+注入区(119)、所述第四场氧隔离区(116)、所述第二多晶硅栅(115)、所述第三N+注入区(114)、所述第二P+注入区(113)、所述第二N+注入区(112)、所述第一P阱(104)和所述第二N阱(105)构成第二LDMOS‑SCR结构的ESD电流泄放路径，且由所述第二N+注入区(112)、所述第二P+注入区(113)和所述第三N+注入区(114)构成一寄生NPN管，由所述第三N+注入区(114)、所述第二多晶硅栅(115)、所述第四场氧隔离区(116)、所述第一P阱(104)、所述第二N阱(105)和所述第四N+注入区(119)构成一浮空LDMOS结构，所述NPN管可控制所述浮空LDMOS结构的电子发射率，提高维持电压，由所述第一LDMOS‑SCR结构和所述第二LDMOS‑SCR结构构成两条并联的ESD电流路径，可提高器件的ESD鲁棒性。