[发明专利]用在先进纳米闪速存储器装置中的改进的晶体管设计

摘要

公开了用在先进纳米闪速存储器装置中的针对感测电路的改进的PMOS和NMOS晶体管设计。

主权项

一种用在存储器装置中的感测电路，包括：第一电路块，耦接到选择的存储器单元，其中所述第一电路块包括电流源、共阴共栅放大器感测N‑LDE2晶体管，位线钳位N‑LDE2晶体管，和二极管连接的感测负载P‑LDE1晶体管，其中电流源连接到共阴共栅放大器感测N‑LDE2晶体管的栅极和位线钳位N‑LDE2晶体管的漏极，所选择的存储器单元耦合到位线钳位N‑LDE2晶体管的栅极和共阴共栅放大器感测N‑LDE2晶体管的源极，以及共阴共栅放大器感测N‑LDE2晶体管的漏极耦合到二极管连接的感测负载P‑LDE1晶体管的漏极；第二电路块，耦接到基准存储器单元，其中所述第二电路块包括电流源、基准位线钳位N‑LDE2晶体管、共阴共栅放大器感测N‑LDE2晶体管、和二极管连接的感测负载P‑LDE1晶体管，其中电流源连接到共阴共栅放大器感测N‑LDE2晶体管的栅极以及位线钳位N‑LDE2晶体管的漏极，基准存储器单元耦合到基准位线钳位N‑LDE2晶体管的栅极和共阴共栅放大器感测N‑LDE2晶体管的源极，以及共阴共栅放大器感测N‑LDE2晶体管的漏极耦合到二极管连接的感测负载P‑LDE1晶体管的漏极；以及第三电路块，耦接到所述第一电路块和第二电路块以生成指示存储在所选择的存储器单元中的数据的输出，其中所述第三电路块包括输入差分对N‑LDE2晶体管，电流镜负载P‑LDE2晶体管、输出P‑LDE2晶体管、电流偏置N‑LDE2晶体管、和输出电流偏置N‑LDE2晶体管，其中所述输入差分对N‑LDE2晶体管中的第一晶体管的栅极耦合到所述第一电路块中的二极管连接的感测负载P‑LDE1晶体管的栅极和漏极，所述输入差分对N‑LDE2晶体管中的第二晶体管的栅极耦合到所述第二电路块中的二极管连接的感测负载P‑LDE1晶体管的栅极和漏极，所述输入差分对N‑LDE2晶体管中的第一晶体管的漏极耦合到电流镜负载P‑LDE2晶体管中的第一晶体管的漏极、且输入差分对N‑LDE2晶体管中的第二晶体管的漏极耦合到电流镜负载P‑LDE2晶体管中的第二晶体管的漏极，输出P‑LDE2晶体管的源极耦合到电流镜负载P‑LDE2晶体管中的第一晶体管的源极和第二晶体管的源极，所述输出P‑LDE2晶体管的栅极耦合到所述电流镜负载P‑LDE2晶体管中的第二晶体管的漏极，输出P‑LDE2晶体管的漏极耦合到输出电流偏置N‑LDE2晶体管的漏极，电流偏置N‑LDE2晶体管的漏极耦合到输入差分对N‑LDE2晶体管中的第一晶体管的源极和第二晶体管的源极，并且在输出P‑LDE2晶体管的漏极处产生输出； 其中每个N‑LDE2晶体管是NMOS晶体管，其包括具有宽度为0.2‑0.3μm的第三浅沟槽隔离区的源极、具有宽度为0.2‑0.3μm的第四浅沟槽隔离区的漏极、第二栅极，第二栅极的第一边缘和最靠近的第三浅沟槽隔离区域的边缘之间的距离为2.0‑4.0μm，第二栅极的第二边缘与最靠近的第四浅沟槽隔离区域的边缘之间的距离为2.0‑4.0μm，并且其中每个N‑LDE2晶体管被制造为具有到其漏极的0.5‑0.6μm的阱间距以及到其源极的1.0‑2.0μm的阱间距； 其中每个P‑LDE1晶体管是PMOS晶体管，其包括具有宽度为1.9‑2.0μm的第一浅沟槽隔离区域的源极，具有宽度为1.9‑2.0μm的第二浅沟槽隔离区域的漏极、栅极、栅极的第一边缘和最靠近的第一浅沟槽隔离区域的边缘之间的距离为0.6‑1.0μm，栅极的第二边缘与最靠近的第二浅沟槽隔离区域的边缘之间的距离为0.6‑1.0μm，并且其中每个P‑LDE1晶体管被制造为具有到其漏极的1.0‑2.0μm的阱间距以及到其源极的1.0‑2.0μm的阱间距；以及 其中每个P‑LDE2晶体管是PMOS晶体管，其包括具有宽度为1.9‑2.0μm的第五浅沟槽隔离区域的源极，具有宽度为1.9‑2.0μm的第六浅沟槽隔离区域的漏极、栅极、栅极的第一边缘和最靠近的第五浅沟槽隔离区域的边缘之间的距离为0.6‑1.0μm，栅极的第二边缘与最靠近的第六浅沟槽隔离区域的边缘之间的距离为0.6‑1.0μm，且其中每个P‑LDE2晶体管被制造为具有到其漏极的0.5‑0.6μm的阱间距以及到其源极的1.0‑2.0μm的阱间距。