[发明专利]一种声纳听觉指示电路

摘要

本发明公开了一种声纳听觉指示电路。声纳听觉指示电路接收回声信号处理计算机总线(PCI/CPCI、MULITIBUS、ISA)数据，然后通过三线制时钟数据同步总线把数据输出至低速DA数模转换器件，数模转换后输出，供听觉指示使用。该电路回声听觉指示信号高精度，支持32位数字信号，并可以扩展；输出更新频率用户可调节，支持12K、16K、32K等用户任意定义非标特殊频率。电路结构简单，接口适用性强，能够同时兼容PCI/CPCI、MULITIBUS、ISA总线。该电路可用于声纳听觉指示装置中，同时也可用于音频输出、任意波形发生器、DA模拟输出、IO设备编程等电子产品设计中。

主权项

一种声纳听觉指示电路，其特征在于：包括高速计算机总线接口电路、FIFO存储器、低速三线制时钟数据同步总线电路、双通道DA电路、时钟电路、晶振电路；其中高速计算机总线接口电路、FIFO存储器、低速三线制时钟数据同步总线电路、双通道DA电路，四者依次连接；时钟电路与低速三线制时钟数据同步总线电路、FIFO存储器连接，晶振电路与时钟电路连接，外部复位信号与低速三线制时钟数据同步总线电路相连；高速计算机总线接口电路接收外部高速计算机总线数据，然后把数据写入FIFO存储器中；FIFO存储器为双端口FIFO存储器，端口1用于高速计算机总线接口电路写入数据，端口2用于低速三线制时钟数据同步总线电路读取数据；低速三线制时钟数据同步总线电路从FIFO存储器中读取数据，转换为低速三线制时钟数据同步总线操作，写入双通道DA电路；双通道DA电路进行数模转换，对外输出；时钟电路为低速三线制时钟数据同步总线电路、FIFO存储器提供操作时钟信号；时钟电路包括第一计数器[U001]、第一译码器[U002]、第一触发器[U003]、第二计数器[U005]、第二译码器[U006]、第三译码器[U007]、第四译码器[U008]、第二触发器[U009]、第三触发器[U010]；第一计数器[U001]的时钟端[CLK]接外部高速时钟CLOCK，同步清零端[CLR]接第一译码器[U002]的Q输出端，输出端Q接第一译码器[U002]的D数据端，第一译码器[U002]的Q输出端接第一触发器[U003]的EN使能端，第一触发器[U003]的反相/Q输出端接第一触发器[U003]的D输入数据端，时钟端接高速时钟CLOCK，同相Q输出端对外输出，作为主时钟MCLOCK使用；第一计数器[U001]输出范围为0～(N‑1)，FMCLOCK＝FCLOCK/2N，N＝FCLOCK/4FCLK，其中，FCLOCK为高速时钟CLOCK的频率，FCLOCK由用户指定；FMCLOCK为MCLOCK主时钟频率；FCLK为DA电路编程时钟信号CLK频率，FCLK由用户指定；当第一计数器[U001]输出值达到N‑1时，第一译码器[U002]输出值有效，第一计数器[U001]的同步清零CLR信号、第一触发器[U003]的使能EN信号有效；第二计数器[U005]的时钟端接外部高速时钟CLOCK，同步清零端[CLR]接第二译码器[U006]的Q输出端，输出端Q接第二译码器[U006]、第三译码器[U007]、第四译码器[U008]的D数据端，第三译码器[U007]的Q同相输出端接第二触发器[U009]的D输入数据端，第二触发器[U009]的时钟端接高速时钟CLOCK，第四译码器[U008]的Q同相输出端接第三触发器[U010]的D输入数据端，第三触发器[U010]的时钟端接高速时钟CLOCK；第二触发器[009]的Q输出端对外输出同频时钟SCLOCK，第三触发器[U010]的Q输出端对外输出FIFO读时钟RdCLOCK；其中，SCLOCK、RdCLOCK与左声道锁存LL信号频率、右声道锁存LR信号频率相同，即FSCLOCK＝FRdCLOCK＝FLR＝FLL；其中，FSCLOCK为同频时钟SCLOCK频率，FRdCLOCK为读时钟RdCLOCK频率，FLL为左声道锁存LL信号，FLR为右声道锁存LR信号频率，FLL、FLR作为输出更新频率，由用户指定；第二计数器[U005]输出范围为0～(K‑1)，且设计参数为K＝FCLOCK/FLR；其中，FSCLOCK、FRdCLOCK相位与占空比分别由第三译码器[U007]、第四译码器[U008]决定，具体为：当K1<第二计数器[U005]的数据输出值即译码器的数据输入值<K2时，第三译码器[U007]输出值为1即高电平，有效，其中K1、K2分别为第三译码器[U007]输出值为有效时的下限值与上限值，由用户指定；当K3<第二计数器[U005]的数据输出值即译码器的数据输入<K4时，第四译码器[U008]输出值为1即高电平，有效，其中K3、K4分别为第四译码器[U008]输出值为有效时的下限值与上限值，由用户指定；K2与K1的差值要求为：2/FMCLOCK<(K2‑K1)/FCLOCK<8/FMCLOCK；同时，K1‑K3>5；晶振电路为时钟电路提供时钟信号。