[发明专利]基于延时锁相环结构的倍频器

摘要

本发明公开一种基于延时锁相环结构的倍频器，能够解决现有基于延时锁相环结构时钟倍频技术硬件实现代价过大的问题。所述倍频器包括延时锁相环相位检测电路、压控延时链和边沿组合电路；其中，延时锁相环相位检测电路用于检测所述压控延时链的输入基准时钟信号CLK0和压控延时链的输出反馈时钟信号CLKN之间的相位关系，并产生调节压控延时链时延的控制电压Vc；压控延时链包括N个延时单元，用于产生N个等相位差的多相时钟信号；边沿组合电路由N倍频电路和二分频电路构成，N倍频电路，用于对所述N个等相位差的时钟信号进行边沿组合得到N倍频输出信号，二分频电路，用于对所述N倍频输出信号进行二分频操作，得到占空比为50％的(N/2)倍频输出信号。

主权项

一种基于延时锁相环结构的倍频器，其特征在于，包括：延时锁相环相位检测电路、压控延时链、边沿组合电路和一阶滤波电容；其中，所述延时锁相环相位检测电路的输入信号为所述压控延时链的输入基准时钟信号CLK0和所述压控延时链的输出反馈时钟信号CLKN，所述延时锁相环相位检测电路用于检测所述压控延时链的输入基准时钟信号CLK0和输出反馈时钟信号CLKN之间的相位关系，产生反映所述输入基准时钟信号CLK0和所述输出反馈时钟信号CLKN之间相位关系的输出信号；所述压控延时链包括N个延时单元，用于产生N个等相位差的多相时钟信号，输入为基准时钟信号CLK0，所述基准时钟信号CLK0经过第一延时单元Dly1后输出反馈时钟信号CLK1，所述反馈时钟信号CLKm经过第(m+1)延时单元Dly(m+1)后输出反馈时钟信号CLK(m+1)；所述N个延时单元连接所述压控延时链时延控制信号Vc；所述边沿组合电路的输入端连接所述N个等相位差的多相时钟信号，所述边沿组合电路由N倍频电路和二分频电路构成，所述N倍频电路，用于对所述N个等相位差的多相时钟信号进行边沿组合得到N倍频输出信号，所述二分频电路，用于对所述N倍频输出信号进行二分频操作，得到占空比为50％的(N/2)倍频输出信号Mult(N/2)；所述一阶滤波电容，用于对所述延时锁相环相位检测电路的输出信号进行滤波，得到稳定的所述压控延时链时延控制信号Vc；所述压控延时链时延控制信号Vc连接所述N个延时单元，用于调节所述压控延时链的输入基准时钟信号CLK0到所述反馈时钟信号CLKN之间的时延；所述N为正整数，m∈(1,2,…,N‑1)。