[发明专利]IP硬核无损测试结构及其实现方法

摘要

本发明提供了一种IP硬核无损测试结构，包括半导体自动测试设备和通用片上系统，被测IP硬核内嵌于所述通用片上系统上，所述半导体自动测试设备与所述通用片上系统之间电信连接，所述片上评估系统内嵌有评测电路，所述评测电路与所述被测IP硬核之间设置有一反馈单元。通过所述通用片上系统的评测电路与所述半导体自动测试设备，直接对被测IP硬核进行裸芯片测试，并且通过所述反馈单元，对由所述评测电路引起的时延进行补偿。采用裸芯片无损测试技术，避免了传统封装后测试带来的缺陷误差，保障被测IP硬核测试结果的合理性和有效性。

主权项

一种IP硬核无损测试结构，其特征在于，包括：半导体自动测试设备和通用片上系统，被测IP硬核内嵌于所述通用片上系统上，所述半导体自动测试设备与所述通用片上系统之间电信连接，所述通用片上系统内嵌有评测电路，所述评测电路与所述被测IP硬核之间设置有一反馈单元；所述所述评测电路包括：中心控制模块、激励模块、响应模块以及时序控制模块，所述中心控制模块通过与所述激励模块、所述响应模块结合，实现与所述被测IP硬核的互连及数据交互，所述时序控制模块将所述中心控制模块产生的时序施加到所述被测IP硬核；所述半导体自动测试设备生成一测试激图案并将其发送至所述激励模块；所述激励模块接收到所述测试激励图案后，所述中心控制模块产生所述测试激励图案的测试向量时序，所述时序控制模块将所述测试向量时序施加到所述被测IP硬核，并控制所述被测IP硬核的所述测试向量时序；同时，所述时序控制模块可以采集被测IP硬核输出的时序信息，输出片内标准化时延脉冲信号给所述半导体自动测试设备。