[发明专利]基于JKFF的QCG电路单元

摘要

本发明涉及一种基于JKFF的QCG电路单元的电路设计问题。由于QC有着较大的信息量，它在相关研究文献中已经得到应用而显示出一定的优势。而目前QC信号只能由模拟软件仿真生成，国内外还没有简单而实用的集成电路可以产生QC信号。这里发明一种基于JKFF的QC信号产生电路单元，即QCG电路单元，它主要由两种JKFF以及MOS管组成。本发明即基于JKFF的QCG电路单元解决了目前不能由集成电路产生QC信号的问题，使得QC信号可以进行实际应用。模拟表明基于JKFF的QCG电路单元功能正确；另外，对发明的电路单元进行分析后表明，本发明的电路结构简单，性能高，且易于在电路里进行实际应用。

主权项

一种基于JKFF的QCG电路单元，用输入的二值时钟CLK及其反信号产生出序列为0→1→2→3→2→1→0的四值时钟QCLK，它包括一个上升沿触发的JK触发器FF0、一个下降沿触发的JK触发器FF1、四个PMOS管P1、P2、P3和P4和四个NMOS管N1、N2、N3和N4；首先，用所述JK触发器FF0和FF1对二值时钟CLK进行三分频，分别得到在CLK上升沿处和下降沿处改变状态的三分频输出信号Q0和Q1，它们的占空比都为33.3％，信号和分别是Q0和Q1的反信号；然后，用所述四个PMOS管和四个NMOS管组成产生四值时钟的MOS管网络，所述MOS管网络的电路连接为所述PMOS管P1的源极与逻辑值3的信号源相接，所述PMOS管P1的漏极与所述PMOS管P2的源极相接，所述PMOS管P3的源极与逻辑值2的信号源相接，所述PMOS管P3的漏极与所述PMOS管P4的源极相接，所述NMOS管N1的源极与逻辑值1的信号源相接，所述NMOS管N1的漏极与所述NMOS管N2的源极相接，所述NMOS管N3的源极与电源地相接，所述NMOS管N3的漏极与所述NMOS管N4的源极相接，所述MOS管P2、P4、N2和N4的漏极连接在一起作为四值时钟QCLK的输出端；最后，用CLK、和Q1控制所述MOS管网络产生四值时钟QCLK；所述基于JKFF的QCG电路单元的特征在于：所述JK触发器FF0的两输入信号的表达式为K0＝3；所述JK触发器FF1的两输入信号的表达式为K1＝3；所述表达式K0＝3和K1＝3在电路上实现为信号接入所述JK触发器FF1的输入端J1，信号接入所述JK触发器FF0的输入端J0，所述JK触发器FF0和FF1的输入端K0和K1都接逻辑值为3的电压源；控制所述MOS管网络的信号具体连接为：信号CLK与所述MOS管P1的栅极相接，信号与所述P2的栅极相接，信号与所述P3的栅极相接，信号Q1与所述P4的栅极相接，信号与所述N1的栅极相接，信号与所述N2的栅极相接，信号CLK与所述N3的栅极相接，信号Q1与和所述N4的栅极相接。