[发明专利]用于IO接口的高速低功耗自调节前馈电容补偿LVDS驱动电路

摘要

本发明属于集成电路技术领域，具体为一种用于IO接口的高速低功耗自调节前馈电容补偿LVDS驱动电路。该驱动电路由移位寄存器、时钟控制电路、前馈电容网络、共模反馈和LVDS驱动电路构成；移位寄存器采用D型上升沿触发器和21选择器实现；时钟控制电路采用比较器、与门、或门、或非门和异或门实现；前馈电容网络采用电容和开关实现；共模反馈采用晶体管M1‑M8、电阻RF和密勒补偿电容CC实现；LVDS驱动电路采用晶体管M9‑M14实现。本发明的LVDS驱动电路采用了自调节前馈电容补偿结构，降低了预驱动电路的驱动能力要求，从而有效降低功耗；可以驱动不同负载并实现输出信号摆幅的自调节。

主权项

一种用于IO接口的高速低功耗自调节前馈电容补偿LVDS驱动电路，其特征在于：采用自调节前馈电容补偿结构，将满幅差分输入信号转换成LVDS差分输出信号；其由移位寄存器、时钟控制电路、前馈电容网络、共模反馈和LVDS驱动电路构成；其中，移位寄存器采用6个D型上升沿触发器和6个2:1选择器实现；时钟控制电路采用三个比较器以及与门、或门、或非门和异或门实现；前馈电容网络采用电容和开关实现；时钟CK和输出信号TXP经过时钟控制电路得到时钟CKC和CKS，该时钟经过移位寄存器得到输出编码S0~S5，该编码经过前馈电容网络控制前馈电容的数目，从而实现LVDS驱动电路的输出信号摆幅的自调节，共模反馈为LVDS驱动电路提供稳定的输出共模电压；所述的移位寄存器中，设时钟CKC和CKS为时钟控制电路的输出；时钟CKC处于上升沿且时钟CKS为低电平时，输出编码S0~S5中连续为“1”的末位“1”变成“0”；时钟CKC处于上升沿且时钟CKS为高电平时，输出编码S0~S5中连续为“0”的首位“0”变成“1”；从而控制前馈电容值大小实现输出信号摆幅的自调节；移位寄存器的电路连接关系如下：第一~第六2:1选择器1~6的输出端o分别接在第一~第六D型触发器7~12的输入端d，第一~第五D型触发器7~11的输出端q分别接在第二~第六2:1选择器2~6的输入端b；第二、第四、第六D型触发器8、10、12的输出端q分别接在第一、第三、第五2:1选择器1、3、5的输入端a；第一2:1选择器1的输入端b接在VDD上，第六2:1选择器6的输入端a接在VSS上；第一~第六2:1选择器1~6的输入端c接在时钟CKS上，第一~第六D型触发器7~12的输入端ck接在时钟CKC上；所述的时钟控制电路中，设电压VREFA、VREFB、VREFC为外部参考电压，时钟CK为比较器的时钟且频率为数据TXP速率的1/4；驱动电路的输出TXP经过三个比较器分别同参考电压VREFA、VREFB、VREFC比较，并结合与门、或门、或非门和异或门得到输出时钟CKC和CKS；具体的电路连接关系如下：电压VREFA、VREFB、VREFC分别接在第一～第三比较器13~15的输入端a，时钟CK接在第一～第三比较器13~15的输入端b，信号TXP接在第一～第三比较器13~15的输入端c；第一比较器13的输出端o接在与门16的输入端a和或非门18的输入端b，第二比较器14的输出端o接在与门16的输入端b、或非门18的输入端a和或门19的输入端b，第三比较器15的输出端o接在或门19的输入端a；与门16的输出端o接在异或门20的输入端a，或非门18的输出端o接在异或门20的输入端b；异或门20的输出端o接在与门17的输入端a，或门19的输出端o接在与门17的输入端c，时钟CKD接在与门17的输入端b；所述的前馈电容网络包括基础前馈电容Csb，单位前馈电容Cs，6个移位寄存器控制的开关S0~S5；满幅输入信号VP和VN分别经过前馈电容馈通至LVDS输出信号TXP和TXN，在不增加驱动电路的尾电流IBS情况下减小数据上升或下降时间Trise；具体的电路连接关系如下：基础前馈电容Csb连接在输入VP和输出TXP之间、输入VN和输出TXN之间；单位前馈电容Cs和6个开关S0~S5串联并连接在输入VP和输出TXP之间、输入VN和输出TXN之间。