[发明专利]一种基于FPGA的VGA接口裸眼3D显示系统

摘要

本发明公开了一种基于FPGA的VGA接口裸眼3D显示系统，包括数据采集模块、图像scaler模块，FPGA逻辑控制模块、SDRAM存储模块、LVDS发送模块。其工作原理为：普通电脑VGA输出的模拟信号要经过一个AD转换模块变成120Hz的8位RGB三路数字信号，经过scaler模块成800*480分辨率，6bit的信号，同时，为了实现数据实时传输，采用两片SDRAM进行乒乓操作，一片为写操作的时候，另一片读操作，读出的数据时序经过处理，满足3D屏时序的要求，然后经LVDS发送器传送给3D显示屏LVDS接口，最终将左右眼各60Hz、分辨率为800×480的两幅图像显示在屏上，实现裸眼3D显示。本发明成功解决了VGA端口和LVDS端口数据不匹配的问题，巧妙的将数据位数转换，SDRAM读写控制时序用状态机实现，简化了程序。

主权项

一种基于FPGA的VGA接口裸眼3D显示系统，其特征在于，包括数据采集模块、模数转换芯片、FPGA芯片、3D显示屏和两块同步动态随机存储器，其中：所述FPGA芯片包括ADC接口模块、scaler模块、I2C控制模块、FPGA主控模块、LVDS输出模块、数据位数转换模块和SDRAM控制器；所述数据采集模块与模数转换芯片相连接，模数转换芯片的输出端依次经过ADC接口模块、scaler模块、数据位数转换模块、LVDS输出模块后和3D显示屏的输入端相连接，模数转换芯片的输入端和I2C控制模块相连接；FPGA主控模块的输出端和SDRAM控制器的输入端相连接，SDRAM控制器的输出端分别和两块同步动态随机存储器相连接，同步动态随机存储器还和数据位数转换模块相连接；数据采集模块采集的模拟信号将发送至模数转换芯片，模数转换芯片将模拟信号转换成对应的数字信号，所述I2C控制模块按照I2C总线时序标准对模数转换芯片的内部寄存器进行初始化；所述数字信号经过ADC接口模块被发送至scaler模块进行缩放处理，所述scaler模块转换后的RGB数据为800×480个24位数据，其具体的策略为：480行，每一行800个24位数据转换成1200个16位，并且SDRAM每一行为512个数据，将这一行1200个数据转换为450，450，300三行储存，一共需要SDRAM的1800行空间；同时，每一行中24转16位数据的产生规则为：设置一个3位移位寄存器使其产生的地址能够读2次sram数据写3次sdram数据；所述SDRAM控制器中，采用2片SDRAM交替缓存：在对第1个SDRAM执行写操作的同时，对第2个SDRAM执行读操作，所述写操作产生SDRAM控制器需要的写时序，将数据存储到SDRAM中，所述写时序包括开始初始化信号、开始写信号和开始预充电信号；所述读操作用以产生输入到SDRAM控制器的控制命令信号，读操作的过程为：在读使能有效时，读状态机发出激活命令，同时给出行地址，同样等待设定的时间到达后，发出读命令字，读出第一笔数据，待数据全部读完之后进行一次预充电命令，所述读操作通过一个计数器产生需要的使能信号count_en，在count_en上升沿到来时产生开始读信号，在下降沿到来时产生开始预充电信号，再通过一个状态机产生读操作所需要的命令时序；从SDRAM控制器读出的数据经过一个读FIFO实现时钟域的转换，将需要的数据输送给LVDS发送器，最终得到能够在3D屏上显示的图像。