[发明专利]基于FPGA的高速ADC同步采集系统

摘要

本发明基于FPGA的高速ADC同步采集系统，包括基于FPGA的信号处理平台和高速ADC同步采集子板，所述高速ADC同步采集子板上用于ADC采集的时钟信号、控制信号和ADC采集的数据传输至基于FPGA的信号处理平台上，通过基于FPGA的信号处理平台进行后续信号处理；所述高速ADC同步采集子板包括超低抖动同步时钟产生电路、电源模块、多个高速ADC采集电路、每个高速ADC采集电路前端均连接宽频信号调理电路；利用多通道ADC同步技术对不同通道之间的ADC进行同步采样；利用超低抖动同步时钟产生电路产生满足高速ADC信噪比和同步性要求的多路低抖动时钟；采用两级交流耦合的宽频信号调理电路，使高速ADC采集电路满足输入频率从10kHz到700MHz的中频信号采集；同时，电源模块采用低噪声电源设计。

主权项

1.基于FPGA的高速ADC同步采集系统，其特征在于：包括基于FPGA的信号处理平台和高速ADC同步采集子板，所述高速ADC同步采集子板上用于ADC采集的时钟信号、控制信号和ADC采集的数据传输至基于FPGA的信号处理平台上，通过基于FPGA的信号处理平台进行后续信号处理；所述高速ADC同步采集子板包括超低抖动同步时钟产生电路、电源模块、多个高速ADC采集电路、每个高速ADC采集电路前端均连接宽频信号调理电路；利用多通道ADC同步技术对不同通道之间的ADC进行同步采样；利用超低抖动同步时钟产生电路产生满足高速ADC信噪比和同步性要求的多路低抖动时钟；采用两级交流耦合的宽频信号调理电路，使高速ADC采集电路满足输入频率从10kHz到700MHz的中频信号采集；同时，电源模块采用低噪声电源设计；所述时钟产生芯片AD9525输出多路同样的时钟信号，其中一路连接到基于FPGA的信号处理平台上的全局时钟上，用于接收调理ADC的采样数据，其余路一一对应连接高速ADC采集电路作为ADC的采样时钟；多个高速ADC采集电路的输出时钟和数据的同步设计方法如下：首先FPGA对单个ADC的输出时钟和数据相位关系进行校准，校准完成后；再对不同通道的ADC之间的输出时钟和数据相位关系进行校准，校准信号要满足ADC输出的采样随路时钟的建立时间和保持时间，FPGA给出触发信号后，不同ADC之间的输出时钟和数据相位关系将得到同步；所述时钟产生芯片AD9525与每个高速ADC采集电路之间的时钟信号均通过2路连接线传输，所述2路连接线长度误差小于5mil，且在时钟信号输入高速ADC采集电路的接收端时，需交流耦合之后再进入高速ADC采集电路。