[发明专利]半导体装置的制造方法

摘要

本发明提供在实现并列pn层的微细化的同时，能够降低导通电阻的半导体装置的制造方法。首先，重复地进行n^‑型外延层的沉积、成为并列pn层5的n型区3和p型区4的n型杂质区和p型杂质区的形成，直到沉积的多层n^‑型外延层20a～20c的总厚度成为并列pn层5的预定厚度。在成为并列pn层5的最上层的n^‑型外延层20c，进一步在p型杂质区附近形成n^‑型抑制区。然后，在n^‑型外延层20c上沉积n^‑型外延层20d。接着，在n^‑型外延层20d形成MOS栅结构。此时，在p型基区的扩散处理时，使n型杂质区22a～22c和p型杂质区21a～21c扩散，形成并列pn层5的n型区3和p型区4。

主权项

1.一种半导体装置的制造方法，是具备对第一导电型半导体区域和第二导电型半导体区域交替重复地进行了配置的并列pn层的半导体装置的制造方法，其特征在于，包括：第一形成工序，重复地进行沉积第一导电型的第一半导体层的第一沉积工序，以及将第一导电型杂质和第二导电型杂质分别选择性地导入到所述第一半导体层，而在所述第一半导体层的表面层交替地重复配置第一个第一导电型杂质区和第二导电型杂质区的第一导入工序；以及热处理工序，通过热处理使所述第一个第一导电型杂质区和所述第二导电型杂质区扩散而形成所述并列pn层，在所述第一形成工序中，还进行第二导入工序，使第一导电型杂质选择性地导入到最上层的所述第一半导体层的夹在相邻的所述第二导电型杂质区之间的部分，而提高最上层的所述第一半导体层的所述第二导电型杂质区侧部的第一导电型杂质浓度。