[发明专利]一种低相位噪声的锁相环

摘要

本发明公开了一种低相位噪声的锁相环。该锁相环包括频率数字转换器、振荡器频率校准器、环路带宽校准器、数字振荡器、鉴相器、时间数字转换器、滤波器和时钟分配模块，其中，所述频率数字转换器的输入端接收输入信号，输出端分别与所述振荡器频率校准器和环路带宽校准器的输入端连接；所述振荡器频率校准器的输出端与所述数字振荡器的输入端连接，所述环路带宽校准器的输出端与所述滤波器的控制端连接。本发明实施例涉及的低相位噪声的锁相环中采用高分辨率的时间数字转换器来实现相位差的转换，替代了传统数字鉴相器，摆脱了系统时钟频率对鉴相速度的限制，使得高频鉴相死区变得更小，从而大大降低了锁相环路的相位噪声。

主权项

一种低相位噪声的锁相环，其特征在于其包括：频率数字转换器、振荡器频率校准器、环路带宽校准器、数字振荡器、鉴相器、时间数字转换器、滤波器和时钟分配模块，其中，所述时间数字转换器包括至少一个现场可编程逻辑阵列，所述现场可编程逻辑阵列内设有多个内嵌锁相环；所述频率数字转换器的输入端接收输入信号，输出端分别与所述振荡器频率校准器和环路带宽校准器的输入端连接；所述振荡器频率校准器的输出端与所述数字振荡器的输入端连接，所述环路带宽校准器的输出端与所述滤波器的控制端连接；所述振荡器频率校准器包括频率误差比较器、误差缓存模块和频率匹配模块，所述频率误差比较器与输入端连接，输出端与所述误差缓存模块连接，所述误差缓存模块与所述频率匹配模块连接；频率误差比较模块将频率数字转换器传来的频率信息与当前频率作比较，将比较结果存储在32位的误差缓冲模块中，其最高位符号位作为频率偏大还是偏小的标志；所述鉴相器的输入端接收输入信号，输出端与所述时间数字转换器的输入端连接，所述时间数字转换器的输出端与所述滤波器的输入端连接，所述滤波器的输出端与所述数字振荡器的输入端连接；所述数字振荡器的反馈端经所述时钟分配模块与所述鉴相器的反馈端连接；还包括方波整形电路，所述输入信号经所述方波整形电路传递至所述频率数字转换器的输入端和鉴相器的输入端；还包括正弦波整形电路，所述数字振荡器的反馈端依次经所述正弦波整形电路和时钟分配模块与所述鉴相器的反馈端连接。