[发明专利]与非门快闪存储器和其操作方法

摘要

本发明提供一种与非门快闪存储器和其操作方法，该与非门快闪存储器包括一输入/输出汇流排；以及成对排列的多个存储器平面，每一对中的所述存储器平面被配置以交替耦接至所述输入/输出汇流排。本发明能降低读取延迟和避免意外编程和编程干扰，且相对应或非门快闪存储器能保有传统与非门快闪存储器的较高的存储器密度和低功耗特性。藉由采用较小的与非门串列以避免读取电流降低来达成降低读取延迟，一交错式双平面存储器结构中的每一存储器平面相对较小因而采用具有较低RC延迟的字线和位线，以达成无间断读取不同页面和区块以及避免意外编程和编程干扰的一反向偏压机制。

主权项

一种与非门快闪存储器，其特征在于，包括：一输入/输出汇流排；以及成对排列的多个存储器平面，每一对中的所述存储器平面被配置以交替耦接至所述输入/输出汇流排；其中，每一所述存储器平面，包括一X解码器、一页面缓冲器、以及一与非门阵列，所述与非门阵列包括排列成列且耦接至所述X解码器的多个字线、耦接至所述页面缓冲器的多个全域位线、以及沿着列方向设置并耦接至所述字线的多个快闪存储器单元；每一所述存储器平面的所述与非门阵列，包括分别耦接至所述全域位线的多个分割区块；每一所述分割区块包括所述字线的一子集合、排列成行的多个区域位线、以及排列成多个串列的所述快闪存储器单元的一子集合；每一所述区域位线与所述串列中的一组相关联，且分别被配置以选择性耦接至相关联的所述组；以及每一所述全域位线与所述区域位线之中多个区域位线相关联，且分别被配置以选择性耦接至所述相关联的所述区域位线或一可变偏压节点；其中，所述与非门快闪存储器，还包括一控制逻辑，所述控制逻辑被配置以执行：依据一存储器地址验证所述字线中被选择的一字线；验证与被选择的所述字线耦接的具有多个快闪存储器单元的多个串列；将被验证的所述串列耦接至相关联的所述区域位线；将每一所述全域位线耦接至与被验证的所述串列相关联的所述区域位线的其中之一区域位线；将具有相关联的各别被验证串列的所述区域位线的其他部分，耦接至所述可变偏压节点，及不耦接至相关联的所述全域位线；对于每一所述全域位线，建立一第一数字数值表示的一第一偏压或一第二数字数值表示的一第二偏压，其中所述第一数字数值不同于所述第二数字数值；建立一第三偏压于被选择的所述字线；建立一第四偏压于耦接至所述被验证串列中的多个快闪存储器单元而非被选怿的所述字线，每一所述快闪存储器单元包括一通道区域、且所述被验证串列中的所述快闪存储器单元的所述通道区域与所述第四偏压电容性耦合；以及建立一第五偏压于所述可变偏压节点上；其中，所述第三偏压和由所述第一偏压建立的一通道电位有效于使能所述快闪存储器单元的隧穿；所述第三偏压、由所述第二偏压建立的一通道电位和电容性耦合的所述第四偏压有效失能所述快闪存储器单元的隧穿；以及所述第三偏压、由所述第五偏压建立的一通道电位和电容性耦合的所述第四偏压有效失能所述快闪存储器单元的隧穿。