[发明专利]微小卫星FPGA关键数据保护方法

摘要

本发明公开了一种微小卫星FPGA关键数据保护方法，用于解决现有FPGA数据保护方法由于错误累积而致使保护能力差的技术问题。技术方案是首先将FPGA资源划分为逻辑结构、存储器资源和AHB‑Lite总线。将关键数据的存储器资源，采用AHB‑Lite总线挂载从机存储器方式，划分为三个关键存储器和一个普通存储器。结合三模冗余技术和纠错检测技术，实现单比特数据检测并纠正和多比特数据检测。如果出现单比特错误，纠错检测功能纠正数据。如果出现多比特错误，纠错检测功能产生检测中断和相应的错误数据地址，利用三模冗余技术重读存储器，纠正存储器错误数据。如果检测到单粒子翻转，回写存储器，使器件存储器数据恢复正常。

主权项

一种微小卫星FPGA关键数据保护方法，其特征在于包括以下步骤：步骤一、将FPGA的资源划分为逻辑结构、存储器资源和AHB‑Lite总线；a)FPGA逻辑结构实现对关键存储器的三模冗余检测与纠正；通过FPGA逻辑结构设计数据检测器、AHB‑Lite主机和通信接口；数据检测器用于纠正数据的多比特错误；AHB‑Lite主机提供存储器的访问接口给数据检测器；通信接口用于与其他设备通信；b)存储器资源将数据储存在FPGA片上存储器中；c)AHB‑Lite总线符合ARM总线协议，设计连接FPGA逻辑结构与存储器资源；根据系统设计需求，用户在FPGA逻辑不修改的情况下改变存储器数量和大小；步骤二、关键数据存储器存放空间电子设备芯片配置数据，采用三模冗余设计，采用总线访问方式，存储器地址统一编址；三个存储器的地址从低到高顺序按字节编址，存储器的内容顺序访问；步骤三、设计AHB‑Lite主机和数据检测器的FPGA内部逻辑；a)AHB‑Lite主机，提供存储器的访问接口给数据检测器，产生检测纠错码，产生多比特错误中断；AHB‑Lite主机采用有限状态机实现；逻辑设计上按照AHB‑Lite总线的控制时序设计，在总线时钟上升沿驱动地址信号和控制信号，实现AHB‑Lite主机对数据的读写操作；为了避免数据读写冲突，写优先级大于读优先级；首先状态机位于空闲状态，当使能读写信号时，分别配置读或写的控制信号和地址信号；等待该地址的从机为空闲，如果从机空闲，读出或写入数据；在写入数据阶段，对数据产生纠错码，与数据合并后写入存储器，回到空闲状态；在读出数据阶段，将检测数据的纠错码，如果出现单比特错误则直接纠正与回写数据，如果出现多比特错误则产生中断信号，作为数据检测器中断输入，如果无错误则回到空闲状态；b)数据检测器用于纠正读写数据的多比特错误，工作模式分为初始化纠正模式和定时自检模式；初始化纠正模式，处理由于设备初始化读出关键数据存储器数据时产生的多比特错误；定时自检模式，按照设定时间定时检测关键数据存储器，并纠正单粒子翻转引起的错误数据；为了避免与设备初始化出现数据访问冲突，初始化纠正模式优先级高于定时自检模式；当初始设备时，定时自检模式处于等待状态；当设备初 始化结束，数据检测器将进入定时自检模式；为了避免与普通存储器数据访问冲突，数据检测器的优先级高于普通存储器访问，数据检测器工作过程中，普通数据传输暂时停止，等待检测完毕，然后重启普通数据传输；数据检测器采用有限状态机实现；首先设备上电初始化进入初始化纠正模式，检查多比特错误中断发生，清除中断信号再更新地址到错误数据地址，读取三个存储器数据，错误数据直接重载为三取二数据，然后回到中断检测状态，初始化结束则返回空闲状态；设备初始化结束后数据检测器将定时进入定时自检模式；在空闲状态中，定时器计到了规定的检测时段且总线空闲，进入检测状态，地址计数器顺序产生第一个存储器地址，后两个存储器地址分别为基地址加上固定偏移量和基地址加上两倍的偏移量，分别读出三个存储器中相同偏移地址数据，并进行三取二操作，得到三取二数据；如果三个数据相同，基地址计数器加1进行下一个地址检测；如果出现其中一个存储器数据不匹配，证明此存储器上的数据需要修改，进入存储器数据重载状态，直接对该地址的数据重载为三取二的数据，再进行下一个地址检测；如果超出存储器末位地址，地址计数器恢复存储器地址并回到空闲状态；三取二判决公式：判决电路逻辑为输出＝(数据1and数据2)or(数据1and数据3)or(数据2and数据3)；其中and表示与门电路，or表示或门电路；定时自检模式中时间取决于关键数据的大小、系统工作时钟和卫星轨道上空间辐射情况；用户配置定时自检的时间；需保证FPGA的存储器在每个翻转间隙执行至少一次刷新操作。