[发明专利]一种基于DICE和TMR的抗辐射触发器电路

摘要

本发明涉及一种基于DICE和TMR的抗辐射触发器电路，包括时钟生成模块、数据滤波模块、第一主DICE加固模块、第二主DICE加固模块、第三主DICE加固模块、第一从DICE加固模块、第二从DICE加固模块、第三从DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块。本发明触发器采用TMD和DICE结构混合的电路结构，与现有的触发器技术相比，大幅提升了整体电路的抗辐射性能，增强了抗单粒子翻转和单粒子瞬时脉冲的能力。

主权项

1.一种基于DICE和TMR的抗辐射触发器电路，其特征在于包括：时钟生成模块、数据滤波模块、第一主DICE加固模块、第二主DICE加固模块、第三主DICE加固模块、第一从DICE加固模块、第二从DICE加固模块、第三从DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块，其中：时钟生成模块包括三条反相器链，其中，第一条反相器链包含两级反相器，第二条反相器链包含四级反相器，第三条反相器链包含六级反相器；第一条第一级反相器接收外界输入的CK时钟信号，输出信号nclk1送至第一条第二级反相器、第一主DICE加固模块、第一从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块，第一条第二级反相器根据信号nclk1输出bclk1信号，并送至第一主DICE加固模块、第一从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块；第二条第一级反相器接收外界输入的CK时钟信号，输出信号ck1送至第二条第二级反相器，第二条第二级反相器根据ck1输出ck2送至第二条第三级反相器，第二条第三级反相器根据ck2输出nclk2送至第二条第四级反相器、第一主DICE加固模块、第一从DICE加固模块、第二主DICE加固模块及第二从DICE加固模块，第二条第四级反相器根据nclk2输出bclk2信号，送至第一主DICE加固模块、第一从DICE加固模块、第二主DICE加固模块及第二从DICE加固模块；第三条第一级反相器接收外界输入的CK时钟信号，输出信号ck3送至第三条第二级反相器，第三条第二级反相器根据ck3输出ck4送至第三条第三级反相器，第三条第三级反相器根据ck4输出ck5送至第三条第四级反相器，第三条第四级反相器根据ck5输出ck6送至第三条第五级反相，第三条第五级反相器根据ck6输出nclk3送至第三条第六级反相器、第二主DICE加固模块、第二从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块，第三条第六级反相器根据nclk3输出bclk3信号，送至第二主DICE加固模块、第二从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块；数据滤波模块包括：第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器和四输入反相器；第一反相器接收外部输入的数据信号D，输出信号DM1给第二反相器，第二反相器根据DM1产生DM2送至第三反相器，第三反相器根据DM2产生DM3送至第四反相器，第四反相器根据DM3产生DM4送至第五反相器及四输入反相器，第五反相器根据DM4产生DM5送至第六反相器，第六反相器根据DM5产生输出数据信号D2送至第一主DICE模块、第二主DICE模块及第三主DICE模块，四输入反相器根据数据信号D和DM4产生DM6信号送至第七反相器，第七反相器根据DM6产生D1分别送至第一主DICE模块、第二主DICE模块、第三主DICE模块；所述的四输入反相器包含第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，第一PMOS管的源端接电源，衬底接电源，栅端接数据信号D，漏端与第二PMOS管的源端相连，第二PMOS管的栅端接DM4，衬底接电源，漏端输出DM6至第七反相器，并与第一NMOS管的源端连接，第一NMOS管的栅端连接DM4，衬底接地，漏端连接第二NMOS管的源端，第二NMOS管的栅端连接数据信号D，衬底及漏端连接地；反相器为PMOS管和NMOS管串联组成的电路结构；第一主DICE加固模块、第二主DICE加固模块和第三主DICE加固模块的结构相同，其中第一主DICE加固模块包括：PM3、PM4、PM5、PM6、PM7、PM8、PM9、PM10、NM3、NM4、NM5、NM6、NM7、NM8、NM9、NM10共16个MOS管，其中，PM3的源端及衬底与电源相连，栅端输出信号M12，并与PM8的漏端、NM8的源端及NM7的栅端相连，漏端与PM4的源端相连，PM4的栅端与信号nclk1相连，衬底接电源，漏端输出信号DM7，并与NM3的源端、NM8的栅端、PM5的栅端、PM9的漏端及NM9的漏端相连，NM3的栅端与bclk1相连，NM3的漏端与NM4的源端相连，衬底与地相连，NM4的栅端输出信号M11，并与PM5的漏端、NM5的源端及PM6的栅端相连，NM4的漏端及衬底与地相连，PM5的源端及衬底与电源相连，NM5的栅端输出信号DM8，并与PM7的漏端、NM6的源端、PM8的栅端、PM10的漏端及NM10的漏端相连，NM5的漏端及衬底与地相连，PM6的源端及衬底与电源相连，漏端与PM7的源端相连，PM7的栅端与nclk2相连,PM7的衬底与电源相连，NM6的栅端与bclk2相连,NM6的衬底与地相连，NM6的漏端与NM7的源端相连，NM7的漏端与衬底与地相连，PM8的源端及衬底与电源相连，NM8的漏端与衬底与地相连，PM9的源端与输入信号D1相连，PM9的栅端与bclk1相连，PM9的衬底与电源相连，NM9的源端与输入信号D1相连，NM9的栅端与nclk1相连,NM9的衬底与地相连，PM10的源端与输入信号D2相连，PM10的栅端与bclk2相连，PM10的衬底与电源相连，NM10的源端与输入信号D1相连，NM10的栅端与nclk2相连,NM10的衬底与地相连；第一从DICE加固模块、第二从DICE加固模块和第三从DICE加固模块的结构相同；其中第一从DICE加固模块的电路包括：PM11、PM12、PM13、PM14、PM15、PM16、PM17、PM18、NM11、NM12、NM13、NM14、NM15、NM16、NM17、NM18共16个MOS管，其中，PM11的源端及衬底与电源相连，PM11的栅端输出信号X1‑，并与NM15的栅端、PM16的漏端及NM16的源端相连，PM11的漏端与PM12的源端相连，PM12的栅端与信号bclk1相连，PM12的衬底与电源相连，PM12的漏端输出信号DM9，并与NM16的栅端、NM11的源端、PM13的栅端、PM17的漏端及NM17的漏端相连，NM11的栅端与信号nclk1相连，NM11的衬底与地相连，NM11的漏端与NM12的源端相连，NM12的栅端输出信号X1+，并与PM13的漏端、PM14的栅端及NM13的源端相连，NM12的漏端及衬底与地相连，PM13的源端及衬底与电源相连，NM13的栅端输出信号DM10，并与PM15的漏端、NM14的源端、PM18的漏端、NM18的漏端及PM16的栅端相连，NM13的漏端及衬底与地相连，PM14的源端及衬底与电源相连，漏端与PM15的源端相连，PM15的栅端与信号bclk2相连,PM15的衬底与电源相连，NM14的栅端与信号nclk2相连,NM14的漏端与NM15的源端相连，NM15的漏端及衬底与地相连，PM16的源端及衬底与电源相连，NM16的漏端及衬底与地相连，PM17的源端与输入信号M11相连，PM17的栅端与信号nclk1相连，PM17的衬底与电源相连，NM17的源端与输入信号M11相连，NM17的栅端与信号bclk1相连，NM17的衬底与地相连，PM18的源端与输入信号M12相连，PM18的栅端与信号nclk2相连，PM18的衬底与电源相连，NM18的源端与输入信号M12相连，NM18的栅端与信号bclk2，NM18的衬底与地相连；第一C单元模块包括：PM19、PM20、NM19、NM20共4个MOS管，其中，PM19的源端及衬底与电源相连，栅端与X1+信号相连，漏端与PM20的源端相连，PM20的衬底与电源相连，栅端与X1‑信号相连，漏端与输出Q1信号及NM19的源端相连，NM19的栅端与X1‑信号相连，漏端与NM20的源端相连，衬底与地相连，NM20的栅端与X1+信号相连，衬底及漏端与地相连；所述第二C单元模块的电路、第三C单元模块的电路与第一C单元模块的电路结构相同；选举模块，包括：PM21、PM22、PM23、PM24、PM25、PM26、NM21、NM22、NM23、NM24、NM25、NM26共12个MOS管及一个反相器，其中，PM21的衬底与源端与电源相连，栅端与信号Q2相连，漏端与PM22的源端相连，PM22的栅端与信号Q1相连，衬底与电源相连，漏端与信号DM8及NM21的源端相连，NM21的栅端与信号Q1相连，衬底与地相连，漏端与NM22的源端相连，NM22的栅端与信号Q2相连，衬底及漏端与地相连，PM23的源端及衬底与电源相连，栅端与信号Q3相连，漏端与PM24的源端相连，PM24的栅端与信号Q2相连，衬底与电源相连，漏端与信号DM11及NM23的源端相连，NM23的栅端与信号Q2相连，衬底与地相连，漏端与NM24的源端相连，NM24的栅端与信号Q3相连，衬底及漏端与地相连，PM25的源端与衬底与电源相连，栅端与信号Q1相连，漏端与PM26的源端相连，PM26的栅端与信号Q3相连，衬底与电源相连，漏端与信号DM11及NM25的源端相连，NM25的栅端与信号Q3相连，衬底与地相连，漏端与NM26的源端相连，NM26的栅端与Q1相连，衬底与漏端与地相连，DM11信号经过反相器输出信号Q。