[发明专利]一种可配置的128点FFT装置

摘要

本发明公开一种可配置的128点FFT装置，包括第一、二串行转并行缓存器RAM、第一、二基8FFT运算模块、第一、二乘法器模块、第一、二组旋转因子存储器ROM、第一、二缓存器RAM和基2FFT运算模块，其中数据处理方式：是先将128点数据根据序列进行奇偶排序，奇序列为x₁(r)，偶序列为x₂(r)，奇偶序列数据进行完64点变换后为X₁(k)、X₂(k)，X₂(k)乘以旋转因子与X₁(k)相加得到128点FFT的前64个数X(k)，相减得出来的数为128点FFT的后64个数X(N/2+k)。是一种新型的低硬件复杂度可配置的128点FFT装置(可以设置为64点)。不仅满足OFDM系统高速实时处理需求，且达到了低功耗、低资源占用率的系统级芯片的设计目的。

主权项

1.一种可配置的128点FFT装置，其特征在于，包括第一、二串行转并行缓存器RAM、第一、二基8FFT运算模块、第一、二乘法器模块、第一、二旋转因子存储器ROM、第一、二缓存器RAM和基2FFT运算模块；数据输入接第一串行转并行缓存器RAM的输入端，第一串行转并行缓存器RAM的输出端接第一基8FFT运算模块的输入端，第一基8FFT运算模块的输出端接第一乘法器模块的一个输入端，第一旋转因子存储器ROM接第一乘法器模块的另一个输入端，第一乘法器模块的输出端接第二串行转并行缓存器RAM的输入端，第二串行转并行缓存器RAM的输出端接第二基8FFT运算模块的输入端，第二基8FFT运算模块的输出端接第一缓存器RAM的输入端，第一缓存器RAM的输出端接第二乘法器模块的一个输入端，第二旋转因子存储器ROM接第二乘法器模块的另一个输入端；第二乘法器模块的输出端接基2FFT运算模块的输入端，基2FFT运算模块的输出端接第二缓存器RAM；第一缓存器RAM的输出端接基2FFT运算模块的输入端，基2FFT运算模块的输出端接第二缓存器RAM；第一、二串行转并行缓存器RAM用于实现输入数据的缓存，并准备好下一次输出的一组8个数据，实现数据串行转并行；第一、二串行转并行缓存器RAM采用乒乓设计，交替进行读写，保证模块的高速连续输出；在实现64点FFT装置时，串行直接输入，然后并行8个数据直接输出，途中没有进行变换，在实现128点FFT装置时，串行输入，保存时，奇偶序列分别存储，当128点写入满后，先输出64个偶数序列的数据，再输出64个奇数序列的数据；将128点数据进行奇偶序列排序，奇序列为x₁(r)，偶序列为x₂(r)，进行完64点变换后为X₁(k)、X₂(k)，后者X₂(k)乘以旋转因子与前者相加得出来的数为128点FFT的前64个数即X(k)，相减得出来的数为128点FFT的后64个数即X(N/2+k)，参见下式：根据对称性：上式中，表示旋转因子，r为FFT变换前的序列r＝0,1,...,N/2‑1，k为FFT变换后的序列k＝0,1,...,N/2‑1。