[发明专利]一种高速低功耗的2/3双模预分频器

摘要

本发明公开了一种高速低功耗的2/3双模预分频器，包括两个D触发器，分别记为触发器DFF1和触发器DFF2，触发器DFF1的工作状态受分频模式控制信号MC控制，触发器DFF2的第一级采用动态浮动输入的E‑TSPC电路来提高电路速度，第二级和第三级采用TSPC结构的动态D锁存器来进一步降低功耗；当MC＝1时，触发器DFF1不工作，触发器DFF2正常工作，2/3双模预分频器工作在二分频模式；当MC＝0时，触发器DFF1正常工作，触发器DFF2正常工作，2/3双模预分频器工作在三分频模式。本发明电路结构简单，输出分频信号抖动小，具有较高的工作频率和较宽的分频范围。

主权项

1.一种高速低功耗的2/3双模预分频器，其特征在于：包括两个D触发器，分别记为触发器DFF1和触发器DFF2，触发器DFF1的工作状态受分频模式控制信号MC控制，触发器DFF2的第一级采用动态浮动输入的E-TSPC电路来提高电路速度，第二级和第三级采用TSPC结构的动态D锁存器来进一步降低功耗；当MC＝1时，触发器DFF1不工作，触发器DFF2正常工作，2/3双模预分频器工作在二分频模式；当MC＝0时，触发器DFF1正常工作，触发器DFF2正常工作，2/3双模预分频器工作在三分频模式；所述触发器DFF1包括第一NMOS晶体管M1至第十NMOS晶体管M10，具体电路结构为：第一NMOS晶体管M1的源极接地GND，栅极接2/3双模预分频器的反向输出端QN，漏极连接第二PMOS晶体管M2的漏极和第四NMOS晶体管M4的栅极；第二PMOS晶体管M2的源极接第四NMOS晶体管M4的漏极、第五PMOS晶体管M5的漏极、第七NMOS晶体管M7的栅极和第九PMOS晶体管M9的栅极，栅极接时钟控制信号CLK，漏极接第一NMOS晶体管M1的漏极和第四NMOS晶体管M4的栅极；第三NMOS晶体管M3的源极接地GND，栅极接时钟控制信号CLK，漏极接第四NMOS晶体管M4的源极和第七NMOS晶体管M7的源极；第四NMOS晶体管M4的源极接第三NMOS晶体管M3的漏极和第七NMOS晶体管M7的源极；第五PMOS晶体管M5的源极接第六PMOS晶体管M6的漏极和第九PMOS晶体管M9的源极，栅极接时钟控制信号CLK，漏极接第二PMOS晶体管M2的源极、第四NMOS晶体管M4的漏极、第七NMOS晶体管M7的栅极和第九PMOS晶体管M9的栅极；第六PMOS晶体管M6的源极接电源VDD，栅极接分频模式控制信号MC，漏极接第五PMOS晶体管M5的源极和第九PMOS晶体管M9的源极；第七NMOS晶体管M7的源极接第三NMOS晶体管M3的漏极和第四NMOS晶体管M4的源极，漏极接第八NMOS晶体管M8的源极；第八NMOS晶体管M8的源极接第七NMOS晶体管M7的漏极，栅极接时钟控制信号CLK，漏极接第九PMOS晶体管M9的漏极、第十NMOS晶体管M10的漏极和第十一NMOS晶体管M11的栅极；第九PMOS晶体管M9的源极接第五PMOS晶体管M5的源极和第六PMOS晶体管M6的漏极，栅极接第二PMOS晶体管M2的源极、第四NMOS晶体管M4的漏极、第五PMOS晶体管M5的漏极和第七NMOS晶体管M7的栅极，漏极接第八NMOS晶体管M8的漏极、第十NMOS晶体管M10的漏极和第十一NMOS晶体管M11的栅极；第十NMOS晶体管M10的源极接地GND，栅极接分频模式控制信号MC，漏极接第八NMOS晶体管M8的漏极、第九PMOS晶体管M9的漏极和第十一NMOS晶体管M11的栅极；触发器DFF2包括第十一NMOS晶体管M11至第二十一PMOS晶体管M21，具体电路结构为：第十一NMOS晶体管M11的源极接地GND，栅极接第八NMOS晶体管M8的漏极、第九PMOS晶体管M9的漏极和第十NMOS晶体管M10的漏极，漏极接第十二NMOS晶体管M12的漏极、第十三PMOS晶体管M13的源极和第十五NMOS晶体管M15的栅极；第十二NMOS晶体管M12的源极接地GND，栅极接2/3双模预分频器的同向输出端Q，漏极接第十一NMOS晶体管M11的漏极、第十三PMOS晶体管M13的源极和第十五NMOS晶体管M15的栅极；第十三PMOS晶体管M13的源极接第十一NMOS晶体管M11的漏极、第十二NMOS晶体管M12的漏极和第十五NMOS晶体管M15的栅极，栅极接时钟控制信号CLK，漏极接2/3双模预分频器的反向输出端QN；第十四PMOS晶体管M14的源极接电源VDD，栅极接时钟控制信号CLK，漏极接第十五NMOS晶体管M15的漏极、第十七PMOS晶体管M17的栅极和第十九NMOS晶体管M19的栅极；第十五NMOS晶体管M15的源极接第十六NMOS晶体管M16的漏极和第十九NMOS晶体管M19的源极，栅极接第十一NMOS晶体管M11的漏极、第十二NMOS晶体管M12的漏极和第十三PMOS晶体管M13的源极；第十六NMOS晶体管M16的接地GND，栅极接时钟控制信号CLK，漏极接第十五NMOS晶体管M15的源极和第十九NMOS晶体管M19的源极；第十七PMOS晶体管M17的源极接电源VDD，栅极接第十四PMOS晶体管M14的漏极、第十五NMOS晶体管M15的漏极和第十九NMOS晶体管M19的栅极，漏极接第十八NMOS晶体管M18的漏极、第二十NMOS晶体管M20的栅极、第二十一PMOS晶体管M21的栅极和2/3双模预分频器的同向输出端Q；第十八NMOS晶体管M18的源极接第十九NMOS晶体管M19的漏极，栅极接时钟控制信号CLK，漏极接第十七PMOS晶体管M17的漏极、第二十NMOS晶体管M20的栅极、第二十一PMOS晶体管M21的栅极和2/3双模预分频器的同向输出端Q；第十九NMOS晶体管M19的源极接第十五NMOS晶体管M15的源极和第十六NMOS晶体管M16的漏极，栅极接第十四PMOS晶体管M14的漏极、第十五NMOS晶体管M15的漏极和第十七PMOS晶体管M17的栅极，漏极接第十八NMOS晶体管M18的源极；第二十NMOS晶体管M20的源极接地GND，栅极接第十七PMOS晶体管M17的漏极、第十八NMOS晶体管M18的漏极、第二十一PMOS晶体管M21的栅极和2/3双模预分频器的同向输出端Q，漏极接第二十一PMOS晶体管M21的漏极和2/3双模预分频器的反向输出端QN；第二十一PMOS晶体管M21的源极接电源VDD，栅极接第十七PMOS晶体管M17的漏极、第十八NMOS晶体管M18的漏极、第二十NMOS晶体管M20的栅极和2/3双模预分频器的同向输出端Q，漏极接第二十NMOS晶体管M20的漏极和2/3双模预分频器的反向输出端QN。