[发明专利]一种基于时序复用的FPGA资源优化方法

摘要

本发明涉及电子信息技术领域，具体是指一种基于时序复用的FPGA资源优化方法，本发明的方法应用于以下处理系统，包括数据采集器和处理模块，所述数据采集器设置n路数据采集，还包括设置在数据采集器和处理模块之间的采集与时隙分配模块；本发明利用FPGA时序复用方法使多通道处理过程共用一套电路，通过采集与时隙分配，将FPGA的处理时钟提高四倍，达到节省资源的目的。优点在于：1、节约了资源的使用；2、节省了时间的占用；3、支持并行、串行处理模式；4、不需要占用额外的缓存。

主权项

1.一种基于时序复用的FPGA资源优化方法，所述方法应用于以下处理系统，所述处理系统包括数据采集器（1）和处理模块（2），所述数据采集器（1）设置N路数据采集，其特征是，所述处理系统还包括设置在数据采集器（1）和处理模块（2）之间的采集与时隙 分配模块（3）；所述优化方法包括：步骤1，采集与时隙分配模块（3）将N路数据合成串行数据输入，生成与N路数据对应的N个时钟相位，步骤2，再将此串行数据复制N份，N份串行数据按时隙分配时序；步骤3，采集与时隙分配模块（3）将FPGA的处理时钟速度由clk_1x提高N倍至clk_Nx，并且将连续的N个clk_Nx相位分别分配至处理模块（2），其中第一个clk_Nx相位进行以a1为参考的数据处理，a1为通道a在第一个clk_1x相位的输入数据；第二个clk_Nx相位进行以b1为参考的数据处理，b1为通道b在第一个clk_1x相位的输入数据；第三个clk_Nx相位进行以c1为参考的处理，c1为通道c在第一个clk_1x相位的输入数据；第n个clk_Nx相位进行以n1为参考的处理，n1为通道n在第一个clk_1x相位的输入数据，1≤n≤N；步骤4，后续的N路数据，按照步骤3进行循环处理。