[发明专利]可扩展的2.5D接口架构有效

专利信息
申请号: 201510617804.0 申请日: 2015-09-24
公开(公告)号: CN105487994B 公开(公告)日: 2018-10-19
发明(设计)人: 郑志学 申请(专利权)人: 阿尔特拉公司
主分类号: G06F13/38 分类号: G06F13/38
代理公司: 北京市金杜律师事务所 11256 代理人: 酆迅
地址: 美国加*** 国省代码: 美国;US
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摘要: 本公开涉及用于接口块的系统和方法。接口块包括沿着接口块分布的输入/输出模块和散置在输入/输出模块内的中间栈。输入/输出模块包括至少一个数据模块和至少一个命令模块。输入/输出模块中的至少一个由毗邻的一对信道共享。输入/输出模块中的每个被配置成经由硅中介或等同物与存储器件对接。中间栈模块经由可编程逻辑电路与输入/输出模块通信。中间栈模块可以包括独立的时钟象限。各时钟象限被配置成在不同相位处操作,其中各相位被对准到相应的核心时钟。
搜索关键词: 扩展 2.5 接口 架构
【主权项】:
1.一种接口块,包括:沿着所述接口块分布的多个输入/输出模块;以及散置在所述多个输入/输出模块内的中间栈模块,所述中间栈模块经由可编程逻辑电路与所述多个输入/输出模块通信,其中:所述多个输入/输出模块包括至少一个数据模块和至少一个命令模块,所述多个输入/输出模块中的至少一个输入/输出模块由毗邻的一对信道共享,所述多个输入/输出模块中的每个输入/输出模块被配置成经由硅中介和硅桥中的至少一个与存储器件对接,所述输入/输出模块中的每个输入/输出模块包括被映射至多个可编程单端输入/输出(PSIO)子模块中的一个可编程单端输入/输出子模块的第一多个引脚,以及被映射至多个可编程差分/单端输入/输出(PDIO)子模块中的一个可编程差分/单端输入/输出子模块的第二多个引脚,以及时钟拓扑,所述时钟拓扑被分区,以使得第一时钟集能够从所述PSIO子模块的第一半部重新分布至所述PSIO子模块的第二半部。
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