[发明专利]高速缓存逻辑器、存储器系统及生成高速缓存地址的方法有效
| 申请号： | 201510659352.2 | 申请日： | 2015-09-15 |
| 公开（公告）号： | CN105446897B | 公开（公告）日： | 2020-09-25 |
| 发明（设计）人： | S·芬尼 | 申请（专利权）人： | 想象技术有限公司 |
| 主分类号： | G06F12/0802 | 分类号： | G06F12/0802;G06F12/0879 |
| 代理公司： | 北京三友知识产权代理有限公司 11127 | 代理人： | 吕俊刚;刘久亮 |
| 地址： | 英国赫*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明涉及高速缓存逻辑器、存储器系统及生成高速缓存地址的方法。一种用于根据包括第一二进制串和第二二进制串的输入存储器地址生成高速缓存地址的高速缓存逻辑器，该高速缓存逻辑器包括：哈希引擎，该哈希引擎被构造成根据该第一二进制串生成第三二进制串，并通过借助于第一逐比特运算组合第一二进制串的比特的相应子集来形成第三二进制串的各比特，其中，在该哈希引擎处定义该第一二进制串的比特的子集使得每个子集是唯一的并且每个子集包括第一二进制串的约一半比特；以及组合单元，该组合单元被设置成借助于可逆运算将该第三二进制串与该第二二进制串组合，以形成用作高速缓存存储器中的高速缓存地址的至少一部分的二进制输出串。 | ||
| 搜索关键词： | 高速缓存 逻辑 存储器 系统 生成 地址 方法 | ||
【主权项】：
一种用于根据二进制输入存储器地址生成高速缓存地址的高速缓存逻辑器，该二进制输入存储器地址包括为具有第一预定义长度的第一比特序列的第一二进制串和为具有第二预定义长度的第二比特序列的第二二进制串，该高速缓存逻辑器包括：哈希引擎，该哈希引擎被构造成根据所述第一二进制串生成第三二进制串，该第三二进制串具有所述第二预定义长度，并且所述哈希引擎被构造成通过借助于第一逐比特运算组合所述第一二进制串的比特的相应子集来形成所述第三二进制串的各比特，其中，在所述哈希引擎处定义所述第一二进制串的比特的子集，使得每个子集是唯一的并且每个子集平均来说包括所述第一二进制串的约一半比特；以及组合单元，该组合单元被设置成借助于可逆运算将所述第三二进制串与所述第二二进制串组合，以形成用作高速缓存存储器中的高速缓存地址的至少一部分的二进制输出串。
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