[发明专利]一种应用于阵列系统的高精度低功耗三段式TDC电路有效

专利信息
申请号: 201510660827.X 申请日: 2015-10-14
公开(公告)号: CN105353600B 公开(公告)日: 2017-06-09
发明(设计)人: 吴金;谢雪丹;朱田友;陈浩;郑丽霞;孙伟锋 申请(专利权)人: 东南大学
主分类号: G04F10/04 分类号: G04F10/04
代理公司: 南京瑞弘专利商标事务所(普通合伙)32249 代理人: 黄成萍
地址: 214135 江苏*** 国省代码: 江苏;32
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摘要: 发明公开了一种应用于阵列系统的高精度低功耗三段式TDC电路,高段位TDC采用线性反馈移位寄存器电路,实现宽动态范围的测量;中段位TDC利用低段位压控环形振荡器电路产生的信号作为控制信号,通过异步减法计数电路完成中段量化时间的记录;低段位环振TDC完成量化误差更精细的测量,并决定分辨率的大小;三段量化结果分别通过锁存电路进行存储,读取数据时依次通过高段位线性反馈移位寄存器电路以二进制形式进行串行输出。在高段计数时钟频率相等的条件下,本发明的三段式TDC电路实现的分辨率更高,可以实现高精度的数据输出;在低段环振频率不变的条件下,本发明的三段式TDC电路高段计数时钟频率变低,可明显降低电路产生的功耗。
搜索关键词: 一种 应用于 阵列 系统 高精度 功耗 三段式 tdc 电路
【主权项】:
一种应用于阵列系统的高精度低功耗三段式TDC电路,其特征在于:包括低频时钟输出控制电路、低段位时间数字转换电路、中段位时间数字转换电路和高段位时间数字转换电路,时间间隔的测量由低段位时间数字转换电路、中段位时间数字转换电路和高段位时间数字转换电路三部分分段量化完成,实现7bit+2bit+4bit三段计数的功能;低段位时间数字转换电路包括压控延迟线环振电路和低段位锁存传输电路,通过压控延迟线环振电路完成低段量化时间的记录;低频时钟输出控制电路的输入信号为低频时钟信号L_CK、起始信号EN和终止信号STOP,输出信号为时钟信号LCK_OUT;低段位时间数字转换电路包括压控延迟线环振电路和低段位锁存传输电路,压控延迟线环振电路的输入信号为起始信号EN,输出信号经低段位锁存传输电路串行传输并组成串行输出数据的低段位信号;压控延迟线环振电路包括由四级延迟单元构成的压控环振单元,延迟单元的压控信号为稳定的外部偏置电压,四级延迟单元的四个输出作为压控环振单元的四个节点;起始信号EN上升沿作为压控延迟线环振电路的门控信号,压控环振单元的四个节点循环产生八个节点状态,实时变化的节点状态输入低段位D触发器的状态端口,当终止信号STOP上升沿到来时,节点状态通过低段位D触发器进行锁存,当起始信号EN下降沿到来时,锁存信号通过高段位线性反馈移位计数/传输电路进行串行输出,通过译码表得到相应节点状态所对应的译码值m,低段位量化值为(m/8)·tL;tL为低段位D触发器的周期;中段位时间数字转换电路包括中段位异步减法计数/锁存传输电路,利用压控延迟线环振电路产生的信号作为控制信号,通过中段异步减法计数电路完成中段量化时间的记录;中段位时间数字转换电路包括中段位异步减法计数/锁存传输电路,设置有中段位异步减法计数和中段位锁存传输和两种工作模式,中段位异步减法计数/锁存传输电路的输入信号为时钟信号LCK_OUT、起始信号EN和终止信号STOP,输出信号在中段位锁存传输模式下串行传输并组成串行输出数据的中段位信号;中段位异步减法计数模式时,中段位异步减法计数/锁存传输电路引入低段位时间数字转换电路的高位信号,并将该高位信号作为中段位异步减法计数/锁存传输电路的时钟控制信号;中段位异步减法计数/锁存传输电路由二选一开关和中段位D触发器构成,完成中段位计数的同时得到四分频后的时钟信号;中段位异步减法计数模式下得到的两位二进制读数共有四种节点状态,其循环变化规律遵循减法法则,四种节点状态每循环一次对应低段位时间数字转换电路的八种节点状态,当终止信号STOP上升沿到来时,节点状态通过中段位D触发器进行锁存,当起始信号EN下降沿到来时,锁存信号通过高段位线性反馈移位计数/传输电路进行串行输出,通过译码表得到相应节点状态所对应的译码值n,中段位量化值为n·tL;tL为低段位D触发器的周期;高段位时间数字转换电路包括高段位线性反馈移位计数/传输电路,利用中段异步减法计数电路产生的信号作为控制信号,通过线性反馈移位计数电路完成高段量化时间的记录;高段位时间数字转换电路包括高段位线性反馈移位计数/传输电路,高段位线性反馈移位计数/传输电路的输入信号为起始信号EN,输出信号组成串行输出数据的为高段位信号;高段位线性反馈移位计数/传输电路将中段位异步减法计数/锁存传输电路的高位信号选通至HCK_LFSR,并将该高位信号HCK_LFSR作为高段位线性反馈移位计数/传输电路的时钟控制信号,在起始信号EN处于高电平期间,时钟信号LCK_OUT始终保持低电平,保证起始信号EN下降沿到来时时钟信号LCK_OUT尚未产生上升沿;高段位线性反馈移位计数/传输电路对高位信号HCK_LFSR选通的计数信号和终止信号STOP上升沿之间的时间间隔进行量化,在终止信号STOP上升沿到来时,高位信号HCK_LFSR将选通时钟信号LCK_OUT;在EN下降沿到来后,依次串行输出三个段位的计数值,其中高段位计数值通过译码表得到对应的高段位计数信号的译码值k,高段位量化值为(k‑1)·tH;tH为高段位D触发器的周期,tH=4·tL;最终得到起始信号EN和终止信号STOP之间所测的时间间隔的全局表达式为T=(k‑1)·tH+n·tL+(m/8)·tL;低段位时间数字转换电路、中段位时间数字转换电路和高段位时间数字转换电路的量化结果均通过锁存电路进行存储,在读取数据时全部通过高段位线性反馈移位计数/传输电路以二进制形式进行串行输出。
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