[发明专利]一种FPGA加速卡高速存储系统

摘要

本发明公开了一种FPGA加速卡高速存储系统，包括PCIe硬核模块、FPGA模块以及DDR3存储模块；其中，所述FPGA模块用于将待存储数据进行同步缓存与格式转换，并将所述待存储数据存入至所述DDR3存储模块，所述DDR3存储模块为高速大容量缓存；所述PCIe硬核模块通过IO接口与所述DDR3存储模块的接口相连，用于以直接内存访问的方式将所述待存储数据高速上传到系统内存中，以进行后续处理。本发明通过FPGA作为控制中心，以FPGA中提供的PCIe硬核实现高速DMA读写，同时以DDR3作为大容量缓存，具有较高的数据带宽和良好的性能。

主权项

1.一种FPGA加速卡高速存储系统，其特征在于，包括PCIe硬核模块、FPGA模块以及DDR3存储模块；其中，所述FPGA模块用于将待存储数据进行同步缓存与格式转换，并将所述待存储数据存入至所述DDR3存储模块，所述DDR3存储模块为高速大容量缓存；所述PCIe硬核模块通过IO接口与所述DDR3存储模块的接口相连，用于以直接内存访问的方式将所述待存储数据高速上传到系统内存中，以进行后续处理；所述DDR3存储模块包括：上下行FIFO缓存单元、DDR控制器以及控制状态机；所述DDR3存储模块传输数据的带宽大于所述PCIe硬核模块传输数据的带宽；所述DDR3存储模块以及所述PCIe硬核模块之间进行传输时对数据位宽进行变换；采用异步FIFO的方法将所述PCIe硬核模块的数据缓存至上行或下行FIFO中；其中，PCIe数据缓存在上行FIFO中包括：将PCIe系统时钟作为写入时钟，写入PCIe数据位宽，在上行FIFO不满的情况下写入数据，然后在FIFO不空的情况下，在DDR3接口时钟下按照DDR3数据位宽读出数据送给DDR3控制状态机；DDR3数据缓存在下行FIFO中包括：将DDR3接口时钟作为写入时钟，写入DDR3数据位宽，在下行FIFO不满的情况下将数据写入，然后在下行FIFO不空的情况下，在PCIe系统时钟下按照PCIe数据位宽读出数据送给缓存模块。