[发明专利]多输入多输出处理器流水线数据同步装置及方法

摘要

本发明公开一种多输入多输出处理器流水线数据同步装置及方法，所述装置包括具有多个运算流水级的多输入多输出功能部件，通过执行对输入操作数的运算响应指令；流水线控制器，接收指令，解析指令所需的输入操作数并判断输入操作数的有效性，若全部有效，则发送指令进入功能部件，若至少一个无效，则发送空指令进入功能部件；流水线控制器接收功能部件的输出请求，并判断可行性，若可行，则在芯片的一个节拍周期内接收所述输出请求，并在一定时间内将输出请求转发至存储器，若不可行，则阻塞功能部件的输出。由此，不仅解决了多输入多输出功能部件的流水线同步化问题，同时能很大程度降低处理器访存开销，提高处理器的访存效率。

主权项

一种多输入多输出处理器流水线数据同步装置，设置在具有指令发射器的芯片中，所述同步装置与一个或多个存储器相互通信，特征在于，所述同步装置包括：具有多个运算流水级的多输入多输出功能部件，用于通过执行对多个输入操作数的运算响应指令；与所述多输入多输出功能部件相连的流水线控制器：用于接收所述指令发射器发送的指令，解析指令所需的输入操作数并判断输入操作数的有效性，若所述输入操作数全部有效，则在芯片周期的一个节拍内，发送指令进入所述多输入多输出功能部件；若所述输入操作数至少一个无效，则发送空指令进入所述多输入多输出功能部件；以及，用于接收所述多输入多输出功能部件的多个输出请求，并判断所述输出请求的可行性，若可行，则在芯片的一个节拍周期内接收所述输出请求，并在所述芯片的一个节拍周期内将所述输出请求转发至所述存储器，若判断所述输出请求为不可行，则阻塞所述多输入多输出功能部件的输出；与存储器和所述多输入多输出功能部件相连接的预取输入操作数逻辑控制器，用于计算指令所需输入操作数地址，并向所述存储器发送输入操作数预取请求，以及缓存被预取回的数据；其中，所述输入操作数的有效性是指，所述流水线控制器正在解析的指令所需的输入操作数已经被所述预取输入操作数逻辑控制器预取或者是正在读取，能够保证在下一个芯片周期节拍内发送至所述多输入多输出功能部件，则所述输入操作数为有效，否则为无效；其中，所述输出请求的可行性是指，所述多输入多输出功能部件输出的输出操作数都能被缓冲器暂存或者都能被读入存储器，则所述输出请求为可行，否则为不可行。