[发明专利]检查Verilog单元与Symbol单元端口定义不一致的方法

摘要

本发明提供了一种检查Verilog单元与Symbol单元端口定义不一致的方法。在进行模拟‑数字混合设计中，一般都是在电路（Schematic）中调用数字模块的Symbol单元，而在输出混合信号网表时，则是采用该数字模块的Verilog单元进行网表的输出。但是在设计中，难免会出现数字模块对应的Verilog单元以及Symbol单元的端口（Pin）定义不一致的情况，这种情况导致的仿真错误是非常难调试的。本发明通过对Verilog单元进行解析，提取出其端口的名字以及定义顺序，从而与对应的Symbol单元进行比对，查找二者的不一致，在输出网表之前就可以保证二者的一致性，从而保证混合信号网表的正确性。

主权项

一种检查Verilog单元与Symbol单元端口定义不一致的方法，权利特征如下：1）对Verilog文本里的端口定义处进行解析，取得其端口定义的具体情况，包括名字以及定义顺序；2）提供选项，检查Verilog单元与Symbol单元端口定义不一致的方法，不一致包含以下特征情况：A）Verilog单元定义端口数多于Symbol单元定义的端口；B）Verilog单元定义端口数少于Symbol单元定义的端口；C）Verilog单元定义的端口名与Symbol单元定义的端口名不一样；D）Verilog单元定义的端口顺序与Symbol单元定义的端口顺序不一致；E）Verilog单元定义的的端口类型与Symbol单元定义的端口类型不一致；3）提供报告，用以总结Verilog单元与Symbol单元端口不一致的情况；4）提供两种级别的报告模式:警告（Warning）以及错误（Error）；5）提供选项，允许设置忽略这种不一致情况的检查。