[发明专利]高速实时JPEG2000解码方法有效

专利信息
申请号: 201510846523.2 申请日: 2015-11-27
公开(公告)号: CN105407356B 公开(公告)日: 2018-08-10
发明(设计)人: 张静;张哲熙;李云松;牛高阳 申请(专利权)人: 西安电子科技大学
主分类号: H04N19/42 分类号: H04N19/42;H04N19/423;H04N19/436
代理公司: 陕西电子工业专利中心 61205 代理人: 王品华;韦全生
地址: 710071*** 国省代码: 陕西;61
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摘要: 发明公开了一种高速实时JPEG2000解码方法,主要解决现有技术处理过程复杂、并行度低、解码效率不高和高延时高功耗的问题。其技术方案为:利用多核高速解码平台,将外部数据码流通过万兆以太网接口缓存到指定内存中的解码链表和发送链表,处理器将解码链表中的图像帧数据发送到不同的内核中进行并行解码,同时将发送链表中的图像帧数据包发送到其他处理器的内核中并行解码,再将解码后的图像数据保存在对应的固态硬盘中。本发明具有处理过程简单、并行度较高、并行解码效率高的优点,可用于其它格式的图像压缩解码。
搜索关键词: 解码 并行解码 并行度 发送链 解码链 处理器 内核 万兆以太网接口 技术处理过程 图像数据保存 缓存 图像帧数据 高速解码 固态硬盘 解码效率 图像压缩 外部数据 高功耗 高延时 数据包 图像帧 多核 可用 码流 内存
【主权项】:
1.一种高速实时JPEG2000解码方法,是在Tilera多核高速解码平台上实现,该平台包括:两个快速多处理板(1,2)、两个高速存储板(3,4),两个快速多处理板之间通过各自背板上的万兆以太网高速接口互联,且第一个快速多处理板上有两个处理器(CPU1、CPU2)、两个内存条(SDRAM1、SDRAM2),第二个快速多处理板上有两个处理器(CPU3、CPU4),两个内存条(SDRAM3、SDRAM4);每个处理器有36个内核,处理器之间采用8路总线和接口互联;每层中的高速存储板通过4路总线和接口与快速多处理板高速通信,且第一个高速存储板挂载有两个固态硬盘(SSD1、SSD2),第二个高速存储板挂载有两个固态硬盘(SSD3、SSD4),分别存放快速多处理板中处理器解码后的图像数据,其解码步骤包括如下:1)外部数据流从第一个快速多处理板(1)的第一处理器(CPU1)进入万兆以太网接口后,缓存到第一内存条SDRAM1中,并将其拆分成图像帧,再把图像帧的数据信息保存在第一内存条的不同数据链表中;2)第一处理器(CPU1)将第一内存条(SDRAM1)中所存储的图像帧数据平均分为四份,并进行如下处理:2a)将第一份图像帧数据包加上辅助信息存入第一内存条(SDRAM1)中的解码链表中,并把这些图像帧数据分发给自身的不同内核中进行码流解码,解码后再把每个内核上处理后的图像数据存入第一固态硬盘(SSD1)中;2b)将剩余的第二份、第三份、第四份图像帧数据包存入第一内存条(SDRAM1)中的发送链表中,并把这些图像帧数据发送到第二处理器(CPU2);3)第二处理器(CPU2)将接收到图像帧数据进行如下处理:3a)将第二份图像帧数据包加上辅助信息存入第二内存条(SDRAM2)中的解码链表中,并把这些图像帧数据分发给自身的不同内核中进行码流解码,解码后再把每个内核上处理后的图像数据存入第二固态硬盘(SSD2)中;3b)将剩余的第三份、第四份图像帧数据包存入第二内存条(SDRAM2)中的发送链表中,并把这些图像帧数据发送到第三处理器(CPU3);4)第三处理器(CPU3)将接收到图像帧数据进行如下处理:4a)将第三份图像帧数据包加上辅助信息存入第三内存条(SDRAM3)中的解码链表中,并把这些图像帧数据分发给自身的不同内核中进行码流解码,解码后再把每个内核上处理后的图像数据存入第三固态硬盘(SSD3)中;4b)将剩余的第四份图像帧数据包存入第三内存条(SDRAM3)中的发送链表中,并把这些图像帧数据发送到第四处理器(CPU4);5)第四处理器(CPU4)将接收到的图像帧数据包加上辅助信息存入第四内存条(SDRAM4)中的解码链表中,并把这些图像帧数据分发给自身的不同内核中进行码流解码,解码后再把每个内核上处理后的图像数据存入第四固态硬盘(SSD4)中。
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