[发明专利]分数除法电路及相关的校正方法有效
| 申请号： | 201510872493.2 | 申请日： | 2015-12-02 |
| 公开（公告）号： | CN105656475B | 公开（公告）日： | 2018-12-11 |
| 发明（设计）人： | 陈邦宁;薛育理;丁建裕 | 申请（专利权）人： | 联发科技股份有限公司 |
| 主分类号： | H03L7/081 | 分类号： | H03L7/081;H03L7/099 |
| 代理公司： | 北京市万慧达律师事务所 11111 | 代理人： | 白华胜;王蕊 |
| 地址： | 中国台湾新竹科*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 一种分数除法电路以及相关的校正方法。该分数除法电路包含输出时钟产生电路，用来接收输入时钟信号及根据第一控制信号产生输出时钟信号，该输出时钟产生电路包含有：第一延迟单元，用来延迟该输入时钟信号以产生延迟输入时钟信号；选择单元，用来根据该第一控制信号，选择该输入时钟信号及该延迟输入时钟信号其中之一以产生该输出时钟信号；以及控制电路，用来根据除数控制信号，对该输出时钟信号进行除操作以产生该第一控制信号，其中该除数控制信号用来控制该输出时钟信号与该输入时钟信号间的比例。本发明的分数除法电路的量化电平可被缩小至0.5N，其中N为分数除法电路中除法单元的级数，以及锁相回路频率产生器的量化噪声将可被大幅降低。 | ||
| 搜索关键词： | 分数 除法 电路 相关 校正 方法 | ||
【主权项】：
1.一种分数除法电路，其特征在于，包含有：一输出时钟产生电路，用来接收一输入时钟信号及根据一第一控制信号产生一输出时钟信号，该输出时钟产生电路包含有：一第一延迟单元，用来延迟该输入时钟信号，以产生一延迟输入时钟信号；一选择单元，用来根据该第一控制信号，选择该输入时钟信号及该延迟输入时钟信号其中之一，以产生该输出时钟信号；以及一控制电路，用来根据一除数控制信号，对该输出时钟信号进行除操作，来产生该第一控制信号，其中该除数控制信号用来控制该输出时钟信号的频率与该输入时钟信号的频率间的一比例。
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