[发明专利]基于SOI基底的低漏电低电容TVS阵列及其制备方法

摘要

本发明涉及一种基于SOI基底的低漏电低电容TVS阵列及其制备方法，基于SOI基底的低漏电低电容TVS阵列包括：n型的SOI基底、p+区、n+区、p区、氮化硅隔离、电极，所述的n型SOI基底由Si衬底、SiO₂层和n型Si三层结构构成，在P型和/或N型Si衬底上通过扩散或离子注入形成高掺杂PN结，形成PN结区域和中央的TVS区域。本发明所述基于SOI基底的低漏电低电容TVS阵列和现有技术中的TVS器件相比有效的降低了器件的寄生电容和漏电流，降低了器件的功耗，进一步提高了器件的性能。

主权项

1.一种基于SOI基底的低漏电低电容TVS阵列，以SOI基底为主体，其特征在于：包括：n型的SOI基底、p+区、n+区、p区、氮化硅隔离和电极，所述的n型SOI基底由Si衬底、SiO₂层以及N型和/或P型Si衬底三层结构构成，在N型和/或P型Si衬底上通过扩散或离子注入形成高掺杂的PN结，形成PN结区域和中央的TVS区域；所述的p区，磷离子的注入剂量为5.0e12~5.0e14，能量为80keV~100keV，使得该p区与另一侧n区形成的PN结反偏电压为120~180V；其中，在中央TVS的中部形成窗口，注入硼离子形成中央TVS的p+区；在中央TVS的左右两边界处注入磷离子形成中央TVS的n+区；在PN结区域的一侧注入磷离子，形成p区，使得该p区与另一侧的n区形成横向的PN结；在样片上淀积一层氮化硅，填充中央TVS区域和PN结区域之间的空隙并形成隔离，并且覆盖样片表面；在样片表面刻蚀形成电极。