[发明专利]一种防止被加数侧信道信息泄露的安全处理装置及方法

摘要

本发明涉及一种防止被加数侧信道信息泄露的安全装置或者芯片以及安全处理方法；该安全装置包括寄存器、改进型加法器、改进型单比特全加器、改进型半加器和乘法器；其中，所述改进型加法器由32个改进型单比特全加器组成；在一具体实施例中，所述改进型半加器的实现电路中，将计算本位结果的运算分解为若干个异或操作，先将掩码与加数进行异或运算，得到的结果再与经过掩码的被加数进行异或运算；本发明使用改进的加法器电路及其安全处理方法，用硬件电路实现从异或运算到加法运算的迁移，使得安全处理效率大大提高。

主权项

一种防止被加数侧信道信息泄露的安全处理装置，其特征在于，该安全处理装置包括，寄存器，用于输入输出数据，由CPU通过总线写入，输出数据存放在寄存器中，由CPU通过总线读出；改进型加法器，由32个改进型单比特全加器组成，其输入端口为32位经过掩码的被加数，32位加数，32位掩码，1位进位输入位，其输出：32位数据， 1位进位输出位，用于计算，将掩码与被掩码值异或的被加数相异或得到被加数，然后将被加数与加数进行加法运算的到加法结果；改进型单比特全加器，由改进型半加器组成，其输入端口为：1位经过掩码的被加数，1位掩码，1位加数，1位进位，其输出位为：1位本位结果，1位进位结果；改进型半加器，其输入端口为：1位经过掩码的被加数， 1位掩码，1位加数，其输出位为：1位半加器本位结果，1位半加器进位结果；乘法器，其输入端口为：32位被乘数和32位乘数，其输出端口为：64位乘法结果。