[发明专利]一种基于FPGA的数字视频信号同步头极性自适应方法

摘要

本发明揭示了一种基于FPGA的数字视频信号同步头极性自适应方法，涉及数字视频信号解码电路和同步头极性自适应功能模块，将输入的DVI标准视频信号解码成RGB信号以及符合VESA时序标准的使能信号（DE）、行同步（Hsync）和场同步（Vsync）信号；而后通过同步头极性自适应功能模块将任意极性（正极性或负极性）的同步头信号的极性转化成确定的极性，并对符合VESA时序标准的任意分辨率视频信号同步头信号自适应。本发明自适应方法，确保无论输入视频信号同步头极性是高电平还是低电平，都可以满足后续功能模块的正常工作，具有通用性。

主权项

1.一种基于FPGA的数字视频信号同步头极性自适应方法，其特征在于，基于数字视频信号解码电路和同步头极性自适应功能模块实现，其中所述数字视频信号解码电路将输入的DVI标准视频信号解码成RGB信号以及符合VESA时序标准的使能信号DE、行同步Hsync和场同步Vsync信号；所述同步头极性自适应功能模块包括信号电平边沿判断功能模块、计数器模块和翻转赋值模块，将任意极性的同步头信号的极性转化成确定的极性，并对符合VESA时序标准的任意分辨率视频信号同步头信号自适应；所述的信号电平边沿判断功能模块是计数器计数和赋值的触发条件，每来一次时钟信号，做一次判断，当同步信号为低电平时，计数器自加‘1’，当同步信号上升沿时，停止计数，将计数器的值赋值给寄存器，所述的计数器模块在时钟的驱动下，每当满足条件时计数器自加‘1’，所述的翻转赋值模块对输入的行场信号同步头电平进行判断，当同步头电平为低时计数器中的值与VESA时序标准中同步头为低的信号时序吻合，则认为输入的同步头信号极性为低，否则，同步头信号极性为高，将整个同步信号极性翻转。