[发明专利]一种适用于FPGA的QDR IV超高速存储控制器

摘要

本发明公开了一种适用于FPGA的QDR IV超高速存储控制器，由时钟树、全局复位模块、高速输入输出接口模块、用户低速读写访问模块和主控模块组成。时钟树主要接收外部125MHz时钟和QDR芯片输出的QKB时钟信号，经PLL完成相位锁定后送至全局时钟网络以驱动FPGA内部各种可编程资源；全局复位模块用于复位主控模块和高速输入输出接口模块内部必要的寄存器；主控模块主要完成整个控制器的初始化及读写测试；高速输入输出接口模块和用户低速读写访问模块则用于完成高速、低速时钟信号的可靠转换。本发明实现了500MHz双倍数据速率下的超高速可靠读写，FPGA内部的其它模块只需在单一的125MHz时钟上升沿驱动下访问控制器的外部端口，支持与目前市面上所有QDR IV芯片的无缝连接。

主权项

1.一种适用于FPGA的QDR IV超高速存储控制器，其特征在于：由时钟树、全局复位模块、高速输入输出接口模块、用户低速读写访问模块和主控模块组成，其中：时钟树，接收外部输入的基准频率时钟及QDR IV芯片输出的数据随路时钟，并完成时钟再生及倍频处理，再生时钟与输入时钟具有确知的相位关系，时钟树输出的时钟信号供全局复位模块、高速输入输出接口模块、用户低速读写访问模块和主控模块使用；全局复位模块，接收外部输入的异步复位信号，经过同步处理后输出，作为复位主控模块和高速输入输出接口模块内部必要寄存器的全局复位信号；高速输入输出接口模块，接收QDR IV芯片高速信号并转换为低速并行信号，并送至主控模块和用户低速读写访问模块；输出QDR IV芯片的工作时钟；接收用户低速读写访问模块低速并行信号并转换为高速信号输出至QDR IV芯片；用户低速读写访问模块，将主控模块产生的测试数据或控制器外部端口数据送至高速输入输出接口模块；将由高速输入输出接口模块输出的QDR IV回读低速并行数据经寄存后送至主控模块和控制器的外部端口；主控模块，实现QDR IV芯片复位模式、读写测试模式以及正常工作模式的切换；产生测试信号，并经用户低速读写访问模块和高速输入输出接口模块完成对QDR IV芯片的写测试操作；在读写测试模式下验证QDR IV芯片写入数据和回读数据是否一致，在完全一致时切换至正常工作模式，通过用户低速读写访问模块接收控制器外部读写端口信号，完成对QDRIV芯片高速读写操作；所述用户低速读写访问模块，包括数据选择器阵列Ⅰ~数据选择器阵列Ⅲ，以及寄存器阵列Ⅰ~寄存器阵列Ⅳ；其中：数据选择器阵列Ⅰ，接收主控模块的数据选择信号，将控制器外部的写数据或者主控模块的测试读写数据输出至寄存器阵列Ⅰ；数据选择器阵列Ⅱ，接收主控模块的数据选择信号，将控制器外部的写地址阵列、读地址阵列，或者主控模块的测试读地址阵列输出至寄存器阵列Ⅱ；数据选择器阵列Ⅲ，接收主控模块的数据选择信号，将控制器外部的写使能信号、读使能信号，或者主控模块的测试写使能信号、读使能信号输出至寄存器阵列Ⅲ；寄存器阵列Ⅰ~寄存器阵列Ⅲ，用于寄存数据选择器阵列Ⅰ~数据选择器阵列Ⅲ输出的信号，并经高速输入输出接口模块发送至QDR IV芯片的读写端口；寄存器阵列Ⅳ，用于将高速输入输出接口模块输出的QDR IV芯片回读数据寄存后送至主控模块和控制器外部端口。