[发明专利]一种码环鉴别器及短多径抑制方法在审

专利信息
申请号: 201510996958.5 申请日: 2015-12-25
公开(公告)号: CN105510932A 公开(公告)日: 2016-04-20
发明(设计)人: 邓中亮;于盛昌;莫君;刘志超;尹露;蒋澍 申请(专利权)人: 北京邮电大学
主分类号: G01S19/22 分类号: G01S19/22
代理公司: 北京柏杉松知识产权代理事务所(普通合伙) 11413 代理人: 马敬;项京
地址: 100876 *** 国省代码: 北京;11
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摘要: 发明实施例提供了这一种码环鉴别器及短多径抑制方法,其中,码环鉴别器包括:载波剥离运算器、伪码发生器、伪码环路滤波器、伪码鉴相器、十个积分清零器和十个卷积运算器;十个卷积运算器中的每一卷积运算器的输入端均分别连接至载波剥离运算器的输出端和伪码发生器的输出端,十个卷积运算器输出端一一对应连接至十个积分清零器的输入端;十个积分清零器的输出端连接至伪码鉴相器的输入端,伪码鉴相器的输出端连接至伪码环路滤波器的输入端,伪码环路滤波器输出端连接至伪码发生器。应用本发明实施例,可以对短多径信号进行精确地码相位跟踪,从而有效地抑制短多径效应,获得高精度的室内定位服务。
搜索关键词: 一种 鉴别器 短多径 抑制 方法
【主权项】:
1.一种码环鉴别器,其特征在于,所述码环鉴别器包括:载波剥离运算器、伪码发生器、伪码环路滤波器、伪码鉴相器、十个积分清零器和十个卷积运算器;所述十个卷积运算器中的每一卷积运算器的输入端均分别连接至所述载波剥离运算器的输出端和所述伪码发生器的输出端,所述十个卷积运算器输出端一一对应连接至所述十个积分清零器的输入端;所述十个积分清零器的输出端连接至所述伪码鉴相器的输入端,所述伪码鉴相器的输出端连接至所述伪码环路滤波器的输入端,所述伪码环路滤波器输出端连接至所述伪码发生器;其中,所述伪码鉴相器用于:求解所述伪码发生器产生的各个支路伪码序列经过相应的积分清零器后对应的自相关幅值;将得到的各个伪码序列对应的自相关幅值代入预设的非相干超前混合滞后公式,计算即时伪码序列和接收码的相位差;其中,所述非相干超前混合滞后公式为: δ = ( e - b t ) E 2 - L 2 E 2 + L 2 + ( 1 - e - b t ) E 1 × L - E × L 1 E 1 × L + E × L 1 , ]]>其中,所述δ为由伪码发生器产生的即时伪码序列与接收码之间的相位差,所述t为跟踪时间,b是程序调试获取的经验参数,所述E1为所述伪码发生器产生的第二超前支路伪码序列的自相关幅值、E为所述伪码发生器产生的第一超前支路伪码序列对应的自相关幅值,L1为所述伪码发生器产生的第二滞后支路伪码序列的自相关幅值、L为所述伪码发生器产生的第一滞后支路伪码序列的自相关幅值。
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