[发明专利]一种带冗余结构的单片集成译码电路

摘要

本发明公开一种带冗余结构的单片集成译码电路，包括：并联连接的第一译码器和第二译码器，作为所述译码电路的输入单元，其中第一译码器和第二译码器每个均包括M个输入端、一个使能端和2^M个输出端；2^M个输出单元，每个输出单元由分别来自第一译码器的一个输出端和第二译码器的一个输出端的信号驱动，其中M为自然数，且M≥2。

主权项

1.一种带冗余结构的单片集成译码电路，其特征在于，包括：并联连接的第一译码器和第二译码器，作为所述译码电路的输入单元，其中第一译码器和第二译码器每个均包括M个输入端、一个使能端和2M个输出端；2M个输出单元，每个输出单元由分别来自第一译码器的一个输出端和第二译码器的一个输出端的信号驱动，其中M为自然数，且M≥2，其中，每个所述输出单元包括：第一PMOS晶体管(P1)、第二PMOS晶体管(P2)、第三PMOS晶体管(P3)、第四PMOS晶体管(P4)和电阻器(R1)，其中第一译码器的第N个输出端输出的驱动信号被馈送到第N个输出单元的第一PMOS晶体管和第三PMOS晶体管的栅极，第一PMOS晶体管的源极和第三PMOS晶体管的源极分别连接到电源端(VDD)，第一PMOS晶体管的漏极和第三PMOS晶体管的漏极相连接；其中第二译码器的第N个输出端输出的驱动信号被馈送到所述第N个输出单元的第二PMOS晶体管和第四PMOS晶体管的栅极，第二PMOS晶体管的源极和第四PMOS晶体管的源极与第一PMOS晶体管的漏极和第三PMOS晶体管的漏极相连接；其中所述电阻器一端接地(VSS)，另一端与第二PMOS晶体管的漏极和第四PMOS晶体管的漏极相连接，作为所述第N个输出单元的输出端；并且其中N为自然数，且1≤N≤2M。