[发明专利]D触发器的数据保持时间的测量电路

摘要

本发明公开了一种D触发器的数据保持时间的测量电路，包括m个D触发器，D触发器的时钟输入端连接时钟输入信号；m个D触发器的Q和Q非输出端分别输出m位正反相数据输出信号；第0位D触发器的数据输入端连接由时钟输入信号反相形成的数据输入信号；其它位D触发器的数据输入端连接数据输入信号的延时信号，相邻位间延时为数据缓冲器的延时；测量时，在正相数据输出信号都为“0”的状态下，将时钟输入信号进行低高电平切换，通过读取m位正相数据输出信号中为状态“0”的个数或者m位反相数据输出信号中为状态“1”的个数，将该个数乘以数据缓冲器的延时得到D触发器的数据保持时间。本发明能实现D触发器的数据保持时间的准确测量。

主权项

1.一种D触发器的数据保持时间的测量电路，其特征在于：包括m个D触发器，各所述D触发器的时钟输入端连接时钟输入信号；各所述D触发器的复位清零端都连接复位清零信号；数据输入信号由所述时钟输入信号通过一反相器反相后得到；每一个所述D触发器的Q输出端输出1位正相数据输出信号、Q非输出端输出1位反相数据输出信号，m个所述D触发器的Q输出端共输出m位正相数据输出信号、Q非输出端共输出m位反相数据输出信号；令k为0至m‑1中的任意一个值，第k位正相数据输出信号所对应的所述D触发器为第k位D触发器；第0位D触发器的数据输入端连接所述数据输入信号；k为1至m‑1中的任意一个值时，第k位D触发器的数据输入端通过k个数据缓冲器连接到连接所述数据输入信号；各所述数据缓冲器具有相同的延时；测量时，在各所述D触发器的Q输出端的正相数据输出信号都为“0”的状态下，将所述时钟输入信号由“0”状态切换为“1”状态，通过读取所述m位正相数据输出信号中为状态“0”的个数或者所述m位反相数据输出信号中为状态“1”的个数，将该个数乘以所述数据缓冲器的延时得到所述D触发器的数据保持时间。