[实用新型]基于FPGA的HDLC收发控制器有效
| 申请号： | 201520887452.6 | 申请日： | 2015-11-09 |
| 公开（公告）号： | CN205139625U | 公开（公告）日： | 2016-04-06 |
| 发明（设计）人： | 刘晨曦;杜振环;陈玉飞 | 申请（专利权）人： | 中车大连电力牵引研发中心有限公司 |
| 主分类号： | G05B19/042 | 分类号： | G05B19/042;H04L1/00 |
| 代理公司： | 北京同立钧成知识产权代理有限公司 11205 | 代理人： | 马爽;黄健 |
| 地址： | 116052 辽宁省大*** | 国省代码： | 辽宁;21 |
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| 摘要： | 本实用新型提供一种基于FPGA的HDLC收发控制器。该HDLC收发控制器包括：处理器接口模块、HDLC发送模块和HDLC接收模块。处理器接口模块用于为处理器提供接口，与处理器进行数据交换，控制HDLC发送模块和HDLC接收模块。HDLC发送模块用于接收处理器写入的数据并编码成HDLC帧，向与处理器通信的装置发送编码后的HDLC帧，HDLC接收模块用于接收与处理器通信的装置发送的HDLC帧并进行解码，存储解码后的数据，并向处理器发送中断信号以使处理器读取解码后的数据。本实用新型提供的基于FPGA的HDLC收发控制器，可兼容不同时序的处理器进行HDLC帧收发控制，不占用处理器的资源，通用性好。 | ||
| 搜索关键词： | 基于 fpga hdlc 收发 控制器 | ||
【主权项】：
一种基于FPGA的HDLC收发控制器，其特征在于，所述HDLC收发控制器在FPGA上实现HDLC的收发控制功能，所述HDLC收发控制器包括：处理器接口模块、HDLC发送模块和HDLC接收模块；所述处理器接口模块用于：为所述处理器提供接口，与所述处理器进行数据交换，控制所述HDLC发送模块和HDLC接收模块，若所述处理器的处理周期小于所述HDLC收发控制器的处理周期，在所述处理器执行完一次读/写操作后所述处理器接口模块即回归空闲状态，若所述处理器的处理周期大于或等于所述HDLC收发控制器的处理周期，在所述处理器执行一次读/写操作时所述处理器接口模块进入写等待状态，直至所述读/写操作结束才回归空闲状态；所述HDLC发送模块用于：接收所述处理器写入的数据并编码成HDLC帧，向与所述处理器通信的装置发送编码后的HDLC帧；所述HDLC接收模块用于：接收与所述处理器通信的装置发送的HDLC帧并进行解码，存储解码后的数据，并向所述处理器发送中断信号以使所述处理器读取所述解码后的数据。
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