[发明专利]一种PMOS触发LDMOS-SCR结构的高维持电压ESD保护器件在审

专利信息
申请号: 201610008442.X 申请日: 2016-01-06
公开(公告)号: CN105489603A 公开(公告)日: 2016-04-13
发明(设计)人: 顾晓峰;毕秀文;梁海莲 申请(专利权)人: 江南大学
主分类号: H01L27/02 分类号: H01L27/02
代理公司: 暂无信息 代理人: 暂无信息
地址: 214122 江苏*** 国省代码: 江苏;32
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摘要: 一种PMOS触发LDMOS‑SCR结构的高维持电压ESD保护器件,可用于片上IC高压ESD保护电路。主要由P衬底、N阱、P阱、第一P+注入区、第二P+注入区、N+注入区、第三P+注入区、第四P+注入区、金属阳极、金属阴极、多晶硅栅、薄栅氧化层和若干场氧隔离区构成。该LDMOS‑SCR结构的ESD保护器件在高压ESD脉冲作用下,一方面由第三P+注入区、第二多晶硅栅及其覆盖的薄栅氧化层、N阱、第四P+注入区构成的PMOS泄放路径,提高器件的维持电压、降低器件的触发电压;另一方面由所述第四P+注入区、所述N阱、所述P阱、所述第二P+注入区构成一条PNPN结构的ESD电流泄放路径,以提高器件的二次失效电流、增强器件的ESD鲁棒性。
搜索关键词: 一种 pmos 触发 ldmos scr 结构 维持 电压 esd 保护 器件
【主权项】:
1.一种PMOS触发LDMOS-SCR结构的高维持电压ESD保护器件,其包括具有内嵌PMOS结构的ESD电流触发路径和LDMOS-SCR结构的ESD电流泄放路径,以增强器件的ESD鲁棒性,提高维持电压,其特征在于:主要由P衬底(101)、N阱(102)、P阱(103)、第一P+注入区(104)、第二P+注入区(105)、第一N+注入区(106)、第三P+注入区(107)、第四P+注入区(108)、第二N+注入区(109)、第一场氧隔离区(110)、第二场氧隔离区(111)、第三场氧隔离区(112)、第四场氧隔离区(113)、第五场氧隔离区(114)和第一多晶硅栅(115)及其覆盖的第一薄栅氧化层(117)、第二多晶硅栅(116)及其覆盖的第二薄栅氧化层(118)构成;在所述P衬底(101)的表面区域从左到右依次设有所述P阱(103)和所述N阱(102),所述第一多晶硅栅(115)和所述第一薄栅氧化层(117)横跨在所述P阱(103)和所述N阱(102)的表面部分区域上;所述P阱(103)的表面部分区域从左到右依次设有所述第一场氧隔离区(110)、所述第一P+注入区(104)、所述第二场氧隔离区(111)、所述第二P+注入区(105)、所述第三场氧隔离区(112)、所述第一N+注入区(106),所述第一场氧隔离区(110)的左侧与所述P阱(103)的左侧边缘相连,所述第一P+注入区(104)的左侧与所述第一场氧隔离区(110)的右侧相连,所述第一P+注入区(104)的右侧与所述第二场氧隔离区(111)的左侧相连,所述第二P+注入区(105)的左侧与所述第二场氧隔离区(111)的右侧相连,所述第二P+注入区(105)的右侧与所述第三场氧隔离区(112)的左侧相连,所述第一N+注入区(106)的左侧与所述第三场氧隔离区(112)的右侧相连,所述第一N+注入区(106)的右侧与所述第一薄栅氧化层(117)的左侧相连,所述第四场氧隔离区(113)的左侧与所述第一薄栅氧化层(117)的右侧相连,所述第一多晶硅栅(115)部分覆盖在所述第一薄栅氧化层(117)和部分所述第四场氧隔离区(113)的表面;在所述N阱(102)的表面区域从左到右依次设有所述第四场氧隔离区(113)、所述第三P+注入区(107)、所述第二多晶硅栅(116)、所述第二薄栅氧化层(118)、所述第四P+注入区(108)、所述第二N+注入区(109)、所述第五场氧隔离区(114),所述第三P+注入区(107)的左侧与所述第四场氧隔离区(113)的右侧相连,所述第三P+注入区(107)的右侧与所述薄栅氧化层(118)的左侧相连,所述第四P+注入区(108)的左侧与所述第二薄栅氧化层(118)的右侧相连,所述第二多晶硅栅(116)覆盖在所述第二薄栅氧化层(118)的表面,所述第四P+注入区(108)的右侧与所述第二N+注入区(109)的左侧相连,所述第二N+注入区(109)的右侧与所述第五场氧隔离区(114)的左侧相连,第五场氧隔离区(114)的右侧与所述N阱(102)的右侧边缘相连;所述第一P+注入区(104)与第一金属1(119)相连接,所述第二P+注入区(105)与第二金属1(120)相连接,所述第一N+注入区(106)与第三金属1(121)相连接,所述第一多晶硅栅(115)与第四金属1(122)相连接,所述第三P+注入区(107)与第五金属1(123)相连接,所述第二多晶硅栅(116)与第六金属1(125)相连,所述第四P+注入区(108)与第七金属1(126)相连,所述第二N+注入区(109)与第八金属1(127)相连,所述第一金属1(119)与所述第五金属1(123)分别与第九金属1(124)相连,所述第二金属1(120)、所述第三金属1(121)、所述第四金属1(122)均与第一金属2(128)相连,并从所述第一金属2(128)引出一电极(129),用作器件的金属阴极,所述第六金属1(125)、所述第七金属1(126)、所述第八金属1(127)分别与第二金属2(130)相连,并从所述第二金属2(130)引出一电极(131),用作器件的金属阳极。
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