[发明专利]一种抗总剂量效应的SOIMOS器件及其制作方法

摘要

本发明提供一种抗总剂量效应的SOI MOS器件及其制作方法，所述SOI MOS器件的源区采用加固源区，其结构由中上部分的重掺杂第一导电类型区、从纵向两端及底部包围所述重掺杂第一导电类型区的重掺杂第二导电类型区以及浅第一导电类型区组成，这种加固源区在不增加器件的面积的情况下可有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应的缺点，且本发明的抗总剂量效应的SOI MOS器件的制作方法还具有制造工艺简单、与常规CMOS工艺相兼容等优点。

主权项

一种抗总剂量效应的SOI MOS器件，包括背衬底、位于所述背衬底上的绝缘埋层、位于所述绝缘埋层上的有源区以及包围所述有源区的浅沟槽隔离结构；其特征在于：所述有源区包括栅区、位于所述栅区下的体区、分别位于所述体区横向两端的加固源区和第一导电类型漏区以及位于所述加固源区上部的第一硅化物；所述加固源区包括重掺杂第一导电类型区、重掺杂第二导电类型区以及浅第一导电类型区，其中，所述重掺杂第二导电类型区包围所述重掺杂第一导电类型区的纵向两端及底部，且所述重掺杂第一导电类型区与重掺杂第二导电类型区均与所述第一硅化物相接触；所述浅第一导电类型区的横向两端分别与所述第一硅化物和所述体区上部相接触。