[发明专利]一种基于FinFET器件的一位全加器

摘要

本发明公开了一种基于FinFET器件的一位全加器，包括求和输出电路和进位输出电路，求和输出电路包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第九FinFET管和第十FinFET管，进位输出电路包括第十一FinFET管、第十二FinFET管、第十三FinFET管、第十四FinFET管、第十五FinFET管、第十六FinFET管、第十七FinFET管和第十八FinFET管；优点是求和输出电路和进位输出电路局采用差分电路形式，通过交替工作实现求和输出和进位输出，由于本发明的一位加法器是差分工作，能够完全消除电路的静态功耗；同时实现相反的逻辑输出，不需要另外加反相器得到相反的逻辑，进一步的减少了晶体管的个数，由此电路面积、延时、功耗和功耗延时积均较小。

主权项

1.一种基于FinFET器件的一位全加器，包括求和输出电路和进位输出电路，其特征在于所述的求和输出电路包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第九FinFET管和第十FinFET管，所述的第一FinFET管和所述的第六FinFET管均为P型FinFET管，所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十FinFET管均为N型FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET管和所述的第八FinFET管均为低阈值FinFET管，所述的第四FinFET管、所述的第五FinFET管、所述的第九FinFET管和所述的第十FinFET管均为高阈值FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET管和所述的第八FinFET管鳍的个数均为1，所述的第四FinFET管、所述的第五FinFET管、所述的第九FinFET管和所述的第十FinFET管鳍的个数均为2；所述的进位输出电路包括第十一FinFET管、第十二FinFET管、第十三FinFET管、第十四FinFET管、第十五FinFET管、第十六FinFET管、第十七FinFET管和第十八FinFET管，所述的第十一FinFET管和所述的第十五FinFET管均为P型FinFET管，所述的第十二FinFET管、所述的第十三FinFET管、所述的第十四FinFET管、所述的第十六FinFET管、所述的第十七FinFET管和所述的第十八FinFET管均为N型FinFET管，所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管均为低阈值FinFET管，所述的第十四FinFET管和所述的第十六FinFET管均为高阈值FinFET管，所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管鳍的个数均为1，所述的第十四FinFET管和所述的第十六FinFET管鳍的个数均为2；所述的第一FinFET管的源极、所述的第六FinFET管的源极、所述的第十一FinFET管的源极和所述的第十五FinFET管的源极均接入电源，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三FinFET管的漏极、所述的第六FinFET管的背栅和所述的第六FinFET管的前栅连接且其连接端为所述的一位全加器的和信号输出端，所述的一位全加器的和信号输出端用于输出和信号，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第六FinFET管的漏极、所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接且其连接端为所述的一位全加器的反相和信号输出端，所述的一位全加器的反相和信号输出端用于输出和信号的反相信号，所述的第二FinFET管的源极、所述的第四FinFET管的漏极、所述的第五FinFET管的漏极和所述的第七FinFET管的漏极连接，所述的第三FinFET管的源极、所述的第八FinFET管的源极、所述的第九FinFET管的漏极和所述的第十FinFET管的漏极连接，所述的第四FinFET管的源极、所述的第五FinFET管的源极、所述的第九FinFET管的源极、所述的第十FinFET管的源极、所述的第十三FinFET管的源极、所述的第十四FinFET管的源极、所述的第十六FinFET管的源极和所述的第十八FinFET管的源极均接地；所述的第三FinFET管的前栅、所述的第三FinFET管的背栅、所述的第七FinFET管的前栅、所述的第七FinFET管的背栅、所述的第十七FinFET管的背栅和所述的第十七FinFET管的前栅连接且其连接端为所述的一位全加器的低位进位信号输入端，所述的一位全加器的低位进位信号输入端用于输入低一位的进位信号，所述的第二FinFET管的前栅、所述的第二FinFET管的背栅、所述的第八FinFET管的背栅、所述的第八FinFET管的前栅、所述的第十二FinFET管的背栅和所述的第十二FinFET管的前栅连接且其连接端为所述的一位全加器的低位反相进位信号输入端，所述的一位全加器的低位反相进位信号输入端用于输入低一位的进位信号的反相信号；所述的第四FinFET管的背栅、所述的第十FinFET管的前栅、所述的第十六FinFET管的背栅和所述的第十八FinFET管的前栅连接且其连接端为所述的一位全加器的第一加数输入端，所述的一位全加器的第一加数输入端用于输入第一加数，所述的第四FinFET管的前栅、所述的第九FinFET管的前栅、所述的第十六FinFET管的前栅和所述的第十八FinFET管的背栅连接且其连接端为所述的一位全加器的第二加数输入端，所述的一位全加器的第二加数输入端用于输入第二加数，所述的第五FinFET管的前栅、所述的第九FinFET管的背栅、所述的第十三FinFET管的前栅和所述的第十四FinFET管的背栅连接且其连接端为所述的一位全加器的第一反相加数输入端，所述的一位全加器的第一反相加数输入端用于输入第一加数的反相信号，所述的第五FinFET管的背栅、所述的第十FinFET管的背栅、所述的第十三FinFET管的背栅和所述的第十四FinFET管的前栅连接且其连接端为所述的一位全加器的第二反相加数输入端，所述的一位全加器的第二反相加数输入端用于输入第二加数的反相信号，所述的第十一FinFET管的漏极、所述的第十二FinFET管的漏极、所述的第十四FinFET管的漏极、所述的第十五FinFET管的前栅和所述的第十五FinFET管的背栅连接且其连接端为所述的一位全加器的高位进位信号输出端，所述的一位全加器的高位进位信号输出端用于输出高一位的进位信号，所述的第十一FinFET管的前栅、所述的第十一FinFET管的背栅、所述的第十五FinFET管的漏极、所述的第十六FinFET管的漏极和所述的第十七FinFET管的漏极连接且其连接端为所述的一位全加器的高位反相进位信号输出端，所述的一位全加器的高位反相进位信号输出端用于输出高一位的进位信号的反相信号，所述的第十二FinFET管的源极和所述的第十三FinFET管的漏极连接，所述的第十七FinFET管的源极和所述的第十八FinFET管的漏极连接。