[发明专利]一种FPGA芯片基本单元的设计方法有效
| 申请号： | 201610080684.X | 申请日： | 2016-02-04 |
| 公开（公告）号： | CN107038267B | 公开（公告）日： | 2021-06-18 |
| 发明（设计）人： | 刘成利 | 申请（专利权）人： | 京微雅格（北京）科技有限公司 |
| 主分类号： | G06F30/347 | 分类号： | G06F30/347;G06F111/04 |
| 代理公司： | 北京亿腾知识产权代理事务所(普通合伙) 11309 | 代理人： | 陈霁 |
| 地址： | 100176 北京市大兴区经济技术开发*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明涉及一种FPGA芯片基本单元的设计方法，该方法包括：获取FPGA芯片的基本单元；获取所述基本单元输入输出端口的时序约束信息，并根据所述时序约束信息完成所述基本单元的内部物理设计；获取所述基本单元中要穿过的金属线的时序约束信息，根据所述金属线的时序约束完成所述金属线布线；对所述金属线的布线结果进行仿真；确定所述基本单元为物理上完全独立的单元后，并以此产生FPGA芯片的网表；根据所述网表生产流片。本发明通过各个在物理上独立的基本单元，自由组合出满足不同的需求、尺寸以及适合各种工艺的芯片；进而缩短芯片的生产时间，减少工作量，加快芯片产品上市时间，进而降低成本。 | ||
| 搜索关键词： | 一种 fpga 芯片 基本 单元 设计 方法 | ||
【主权项】：
一种FPGA芯片基本单元的设计方法，其特征在于，所述方法包括：获取FPGA芯片的基本单元；获取所述基本单元输入输出端口的时序约束信息，并根据所述时序约束信息完成所述基本单元的内部物理设计；获取所述基本单元中要穿过的金属线的时序约束信息，根据所述金属线的时序约束完成所述金属线布线；对所述金属线的布线结果进行仿真；确定所述基本单元为物理上完全独立的单元后，并以此产生FPGA芯片的网表；根据所述网表生产流片。
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