[发明专利]带自纠检错的抗单粒子翻转的三模冗余D触发器

摘要

本发明公开了一种带自纠检错的抗单粒子翻转的三模冗余D触发器，包括第一时钟电路、第一主锁存器、第一从锁存器，第二时钟电路、第二主锁存器、第二从锁存器，第三时钟电路、第三主锁存器、第三从锁存器，选择器电路、第一反相器电路、第二反相器电路，以及检错控制电路。本发明在传统三模冗余加固的D触发器结构的基础上，设计了检错控制电路对三模冗余结构中的三个基本触发器的输出进行控制，保证在任意时刻选择器都能判定得出正确的输出。检错控制电路能在三个基本触发器的其中一个输出发生翻转时，立刻对其进行恢复，避免了翻转的累积，从而避免了翻转累积引起的单粒子翻转，进一步提高了本发明的抗单粒子翻转能力。

主权项

1.带自纠检错的抗单粒子翻转的三模冗余D触发器，其特征在于，包括第一时钟电路、第一主锁存器、第一从锁存器，第二时钟电路、第二主锁存器、第二从锁存器，第三时钟电路、第三主锁存器、第三从锁存器，选择器电路、第一反相器电路、第二反相器电路，以及检错控制电路；包含两个输入端和两个输出端；两个输入端分别是CK即时钟信号输入端和D即数据信号输入端；两个输出端分别是Q和QN，Q和QN输出一对相反的数据信号；第一时钟电路与第一主锁存器和第一从锁存器相连，第一时钟电路有一个输入端和两个输出端，输入端为CK，输出端为C1、CN1，C1和CN1为一对相反的时钟信号；第一时钟电路为一个两级反相器，由第一级反相器和第二级反相器组成；第一级反相器由第一PMOS管和第一NMOS管组成，第一PMOS管的栅极Pg1连接CK，漏极Pd1连接第一NMOS管的漏极Nd1、Pg2、Ng2，并作为第一时钟电路的一个输出端CN1；第一NMOS管的栅极Ng1连接CK，漏极Nd1连接Pd1、Pg2、Ng2；第二级反相器由第二PMOS管和第二NMOS管组成，第二PMOS管的栅极Pg2连接CN1、Pd1、Nd1，漏极Pd2连接第二NMOS管的漏极Nd2，并作为时钟电路的另一个输出端C1；第二NMOS管的栅极Ng2连接CN1、Pd1、Nd1，漏极Nd2连接Pd2；第一PMOS管和第二PMOS管的衬底连接电源VDD，源极Ps1、Ps2连接电源VDD；第一NMOS管和第二NMOS管的衬底接地VSS，源极Ns1、Ns2也接地VSS；第一时钟电路接收CK，第一级反相器和第二级反相器对CK进行缓冲后产生与CK反相的CN1和与CK同相的C1，并且把CN1和C1传入到第一主锁存器和第一从锁存器；第一主锁存器为普通锁存器，和第一从锁存器串联，并与第一时钟电路连接；第一主锁存器有三个输入端和一个输出端，三个输入端为D、C1、CN1，一个输出端为数据信号MO1；第一主锁存器由5个PMOS管即第三PMOS管、第四PMOS管、…、第七PMOS管，和5个NMOS管即第三NMOS管、第四NMOS管、…、第七NMOS管组成，第一主锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第三PMOS管的栅极Pg3连接D，漏极Pd3连接第四PMOS管的源极Ps4，源极Ps3连接电源VDD；第四PMOS管的栅极Pg4连接C1，漏极Pd4连接第三NMOS管的漏极Nd3，并连接第五PMOS管的栅极Pg5、第五NMOS管的栅极Ng5、第七PMOS管的漏极Pd7和第六NMOS管的漏极Nd6，源极Ps4连接Pd3；第五PMOS管的栅极Pg5连接Ng5，并连接Pd4、Nd3、Pd7和Nd6，漏极Pd5连接第五NMOS管的漏极Nd5、Ng7、Pg6，并作为第一主锁存器的输出MO1，源极Ps5连接电源VDD；第六PMOS管的栅极Pg6连接Pd5、Nd5、Ng7、MO1，漏极Pd6连接第七PMOS管的源极Ps7，源极Ps6连接电源VDD；第七PMOS管的栅极Pg7连接CN1，漏极Pd7连接Nd6，并连接Pg5、Ng5、Pd4和Nd3，源极Ps7连接Pd6；第三NMOS管的栅极Ng3连接CN1，漏极Nd3连接Pd4，并连接Pg5、Ng5、Pd7和Nd6，源极Ns3连接第四NMOS管的漏极Nd4；第四NMOS管的栅极Ng4连接D，漏极Nd4连接Ns3，源极Ns4接地VSS；第五NMOS管的栅极Ng5连接Pg5，并连接Pd4、Nd3、Pd7和Nd6，漏极Nd5连接Pd5，源极Ns5接地VSS；第六NMOS管的栅极Ng6连接C1，漏极Nd6连接Pd7，并连接Pg5、Ng5、Pd4和Nd3，源极Ns6连接第七NMOS管的漏极Nd7；第七NMOS管的栅极Ng7连接Pd5、Nd5、Pg6、MO1，漏极Nd7连接Ns6，源极Ns7接地VSS；第一主锁存器从第一时钟电路接收时钟信号C1、CN1，从输入端接收数据信号D，向第一从锁存器输出数据信号MO1；在CK为低电平期间，CN1为高电平、C1为低电平，第一主锁存器开启，接收D并对其进行缓冲处理后输出与D同相的MO1；在CK为高电平期间，CN1为低电平、C1为高电平，第一主锁存器处于保存状态，保存前一个CK上升沿采样到的D并输出与D同相的MO1；第一从锁存器为带纠错功能的锁存器；第一从锁存器与第一主锁存器串联，并与第一时钟电路、检错控制电路和选择器电路连接；第一从锁存器有六个输入端和两个输出端，六个输入端为MO1、C1、CN1、EX、EXN和SO3，两个输出端为数据信号SO1、SO1N，SO1和SO1N为一对相反的数据信号；第一从锁存器由十个PMOS管即第八PMOS管、第九PMOS管、…、第十七PMOS管，和十个NMOS管即第八NMOS管、第九NMOS管、…、第十七NMOS管组成，第一从锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第八PMOS管的栅极Pg8连接MO1，漏极Pd8连接第九PMOS管的源极Ps9，源极Ps8连接电源VDD；第九PMOS管的栅极Pg9连接CN1，漏极Pd9连接第八NMOS管的漏极Nd8、Pd10、Nd10、Pd13、Nd12、Pg11、Ng11，并作为第一从锁存器的一个输出SO1N，源极Ps9连接Pd8；第十PMOS管的栅极Pg10连接EXN，漏极Pd10连接SO1N、Nd8、Pd9、Nd10、Pd13、Nd12、Pg11、Ng11，源极Ps10连接第十NMOS管的源极Ns10，并连接第十五PMOS管的栅极Pg15、第十五NMOS管的栅极Ng15、第十七PMOS管的漏极Pd17和第十六NMOS管的漏极Nd16；第十一PMOS管的栅极Pg11连接SO1N、Pd9、Nd8、Ng11、Pd10、Nd10、Pd13、Nd12，漏极Pd11连接第十一NMOS管的漏极Nd11、Pg12、Ng13、Pd14、Nd14，并作为第一从锁存器的一个输出SO1，源极Ps11连接电源VDD；第十二PMOS管的栅极Pg12连接SO1、Nd11、Pd11、Ng13、Pd14、Nd14，漏极Pd12连接第十三PMOS管的源极Ps13，源极Ps12连接电源VDD；第十三PMOS管的栅极Pg13连接C1，漏极Pd13连接SO1N、Nd12、Pg9、Nd8、Pd10、Nd10、Pg11、Ng11，源极Ps13连接Pd12；第十四PMOS管的栅极Pg14连接EXN，漏极Pd14连接SO1、Pd11、Nd11、Pg12、Ng13，源极Ps14连接第十四NMOS管的源极Ns14，并连接第十五PMOS管的漏极Pd15和第十五NMOS管的漏极Nd15；第十五PMOS管的栅极连接Ng15，并连接Ps10、Ns10、Pd17和Nd16，漏极Pd15连接Nd15，并连接Ps14和Ns14，源极Ps15连接电源VDD；第十六PMOS管的栅极Pg16连接SO3，漏极Pd16连接第十七PMOS管的源极Ps17，源极Ps16连接电源VDD；第十七PMOS管的栅极Pg17连接C1，漏极Pd17连接Nd16，并连接Ps10、Ns10、Pg15、Ng15，源极Ps17连接Pd16；第八NMOS管的栅极Ng8连接C1，漏极Nd8连接SO1N、Pd9、Pd10、Nd10、Pd13、Nd12、Pg11、Ng11，源极Ns8连接第九NMOS管的漏极Nd9；第九NMOS管的栅极Ng9连接MO1，漏极Nd9连接Ns8，源极Ns9连接地VSS；第十NMOS管的栅极Ng10连接EX，漏极Nd10连接SO1N、Pd9、Pd10、Nd8、Pd13、Nd12、Pg11、Ng11，源极Ns10连接Ps10，并连接Pg15、Ng15、Pd17和Nd16；第十一NMOS管的栅极Ng11连接SO1N、Pd9、Nd8、Pd10、Nd10、Pd13、Nd12、Pg11，漏极Nd11连接SO1、Pd11、Pg12、Ng13、Pd14、Nd14，源极Ns11连接地VSS；第十二NMOS管的栅极Ng12连接CN1，漏极Nd12连接SO1N、Pd9、Nd8、Pd10、Nd10、Pd13、Ng11、Pg11，源极Ns12连接第十三NMOS管的漏极Nd13；第十三NMOS管的栅极Ng13连接SO1、Pg12、Pd11、Nd11、Pd14、Nd14，漏极Nd13连接Ns12，源极Ns13连接地VSS；第十四NMOS管的栅极Ng14连接EX，漏极Nd14连接SO1、Pg12、Pd11、Nd11、Pd14、Ng13，源极Ns14连接Ps14，并连接Pd15和Nd15；第十五NMOS管的栅极Ng15连接Pg15，并连接Ps10、Ns10、Pd17和Nd16，漏极Nd15连接Pd15，并连接Ps14和Ns14，源极Ns15连接地VSS；第十六NMOS管的栅极Ng16连接CN1，漏极Nd16连接Pd17，并连接Ps10、Ns10、Pg15和Ng15，源极Ns16连接第十七NMOS管的漏极Nd17；第十七NMOS管的栅极Ng17连接SO3，漏极Nd17连接Ns16，源极Ns17连接地VSS；第一从锁存器从第一时钟电路接收时钟信号C1、CN1，从第一主锁存器接收数据信号MO1，从第三从锁存器接收SO3信号，从检错控制电路接收EX、EXN信号，向检错控制电路输出信号SO1、SO1N，向选择器电路输出SO1信号；在CK为低电平期间，CN1为高电平、C1为低电平，第一从锁存器处于保存状态，不接收第一主锁存器输出的MO1而是保存上一个CK下降沿采样到的MO1，同时利用检错控制电路产生的信号EX和EXN，以及第三从锁存器的输出信号SO3来保持第一从锁存器输出信号SO1和SO1N的稳定；在CK为高电平期间，CN1为低电平、C1为高电平，第一从锁存器开启并接收第一主锁存器的输出MO1，对MO1进行缓冲处理并输出与MO1同相的SO1和与MO1反相的SO1N；第二时钟电路与第二主锁存器、第二从锁存器相连；第二时钟电路有一个输入端和两个输出端，输入端为时钟信号CK，输出端为时钟信号C2、CN2，C2和CN2为一对相反的时钟信号；第二时钟电路为一个两级反相器，由第三级反相器和第四级反相器组成，第三级反相器由第十八PMOS管和第十八NMOS管组成，第十八PMOS管的栅极Pg18连接CK，漏极Pd18连接第十八NMOS管的漏极Nd18、Pg19、Ng19，并作为第二时钟电路的一个输出端CN2；第十八NMOS管的栅极Ng18连接CK，漏极Nd18连接Pd18、Pg19、Ng19；第四级反相器由第十九PMOS管和第十九NMOS管组成，第十九PMOS管的栅极Pg19连接CN2、Pd18、Nd18、Ng19，漏极Pd19连接第十九NMOS管的漏极Nd19，并作为时钟电路的另一个输出端C2；第十九NMOS管的栅极Ng19连接CN2、Pd18、Nd18、Pg19，漏极Nd19连接Pd19；第十八PMOS管和第十九PMOS管的衬底连接电源VDD，源极Ps18、Ps19连接电源VDD；第十八NMOS管和第十九NMOS管的衬底接地VSS，源极Ns18、Ns19也接地VSS；第二时钟电路从输入端接收CK，对CK进行缓冲后分别产生与CK反相的CN2和与CK同相的C2，并且把CN2和C2传入到第二主锁存器和第二从锁存器；第二主锁存器为普通锁存器，第二主锁存器和第二从锁存器串联，与第二时钟电路连接；第二主锁存器有三个输入端和一个输出端，三个输入端为D、C2、CN2，一个输出端为数据信号MO2；第二主锁存器由五个PMOS管即第二十PMOS管、第二十一PMOS管、…、第二十四PMOS管，和五个NMOS管即第二十NMOS管、第二十一NMOS管、…、第二十四NMOS管组成，第二主锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第二十PMOS管的栅极Pg20连接D，漏极Pd20连接第二十一PMOS管的源极Ps21，源极Ps20连接电源VDD；第二十一PMOS管的栅极Pg21连接C2，漏极Pd21连接第二十NMOS管的漏极Nd20，并连接第二十二PMOS管的栅极Pg22、第二十二NMOS管的栅极Ng22、第二十四PMOS管的漏极Pd24和第二十三NMOS管的漏极Nd23，源极Ps21连接Pd20；第二十二PMOS管的栅极Pg22连接Ng22，并连接Pd21、Nd20、Pd24和Nd23，漏极Pd22连接第二十二NMOS管的漏极Nd22、Ng24、Pg23，并作为第二主锁存器的输出MO2，源极Ps22连接电源VDD；第二十三PMOS管的栅极Pg23连接MO2、Pd22、Nd22、Ng24，漏极Pd23连接第二十四PMOS管的源极Ps24，源极Ps23连接电源VDD；第二十四PMOS管的栅极Pg24连接CN2，漏极Pd24连接Nd23，并连接Pg22、Ng22、Pd21和Nd20，源极Ps24连接Pd23；第二十NMOS管的栅极Ng20连接CN2，漏极Nd20连接Pd21，并连接Pg22、Ng22、Pd24和Nd23，源极Ns20连接第二十一NMOS管的漏极Nd21；第二十一NMOS管的栅极Ng21连接D，漏极Nd21连接Ns20，源极Ns21接地VSS；第二十二NMOS管的栅极Ng22连接Pg22，并连接Pd21、Nd20、Pd24和Nd23，漏极Nd22连接Pd22、Pg23、Ng24，源极Ns22接地VSS；第二十三NMOS管的栅极Ng23连接C2，漏极Nd23连接Pd24，并连接Pg22、Ng22、Pd21和Nd20，源极Ns23连接第二十四NMOS管的漏极Nd24；第二十四NMOS管的栅极Ng24连接MO2、Pg23、Pd22、Ns22，漏极Nd24连接Ns23，源极Ns24接地VSS；第二主锁存器从第二时钟电路接收时钟信号C2、CN2，从输入端接收数据信号D，向第二从锁存器输出数据信号MO2；在CK为低电平期间，CN2为高电平、C2为低电平，第二主锁存器开启，接收D并对其进行缓冲处理后输出与D同相的MO2；在CK为高电平期间，CN2为低电平、C2为高电平，第二主锁存器处于保存状态，保存前二个CK上升沿采样到的D并输出与D同相的MO2；第二从锁存器为带纠错功能的锁存器；第二从锁存器与第二主锁存器串联，并与第二时钟电路、检错控制电路和选择器电路连接；第二从锁存器有六个输入端和两个输出端，六个输入端为MO2、C2、CN2、EX、EXN和SO3，两个输出端为SO2、SO2N，SO2和SO2N为一对相反的数据信号；第二从锁存器由十个PMOS管即第二十五PMOS管、第二十六PMOS管、…、第三十四PMOS管，和十个NMOS管即第二十五NMOS管、第二十六NMOS管、…、第三十四NMOS管组成，第二从锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第二十五PMOS管的栅极Pg25连接MO2，漏极Pd25连接第二十六PMOS管的源极Ps26，源极Ps25连接电源VDD；第二十六PMOS管的栅极Pg26连接CN2，漏极Pd26连接第二十五NMOS管的漏极Nd25、Pd27、Nd27、Pg28、Ng28、Pd30、Nd29，并作为第二从锁存器的一个输出SO2N，源极Ps26连接Pd25；第二十七PMOS管的栅极Pg27连接EXN，漏极Pd27连接SO2N、Nd25、Pd26、Nd27、Pg28、Ng28、Pd30、Nd29，源极Ps27连接第二十七NMOS管的源极Ns27，并连接第三十二PMOS管的栅极Pg32、第三十二NMOS管的栅极Ng32、第三十四PMOS管的漏极Pd34和第三十三NMOS管的漏极Nd33；第二十八PMOS管的栅极Pg28连接SO2N、Nd25、Pd26、Pd27、Nd27、Ng28、Pd30、Nd29，漏极Pd28连接第二十八NMOS管的漏极Nd28、Pg29、Ng30、Pd31、Nd31，并作为第二从锁存器的一个输出SO2，源极Ps28连接电源VDD；第二十九PMOS管的栅极Pg29连接SO2、Pd28、Nd28、Ng30、Pd31、Nd31，漏极Pd29连接第三十PMOS管的源极Ps30，源极Ps29连接电源VDD；第三十PMOS管的栅极Pg30连接C2，漏极Pd30连接SO2N、Pd26、Nd25、Pd27、Nd27、Pg28、Ng28、Nd29，源极Ps30连接Pd29；第三十一PMOS管的栅极Pg31连接EXN，漏极Pd31连接SO2、Pd28、Nd28、Pg29、Ng30、Nd31，源极Ps31连接第三十一NMOS管的源极Ns31，并连接第三十二PMOS管的漏极Pd32和第三十二NMOS管的漏极Nd32；第三十二PMOS管的栅极连接Ng32，并连接Ps27、Ns27、Pd34和Nd33、Ng32，漏极Pd32连接Nd32，并连接Ps31和Ns31，源极Ps32连接电源VDD；第三十三PMOS管的栅极Pg33连接SO3，漏极Pd33连接第三十四PMOS管的源极Ps34，源极Ps33连接电源VDD；第三十四PMOS管的栅极Pg34连接C2，漏极Pd34连接Nd33，并连接Ps27、Ns27、Pg32、Ng32，源极Ps34连接Pd33；第二十五NMOS管的栅极Ng25连接C2，漏极Nd25连接SO2N、Pd26、Pd27、Nd27、Pg28、Ng28、Pd30、Nd29，源极Ns25连接第二十六NMOS管的漏极Nd26；第二十六NMOS管的栅极Ng26连接MO2，漏极Nd26连接Ns25，源极Ns26连接地VSS；第二十七NMOS管的栅极Ng27连接EX，漏极Nd27连接SO2N、Pd26、Nd25、Pd27、Pg28、Ng28、Pd30、Nd29，源极Ns27连接Ps27，并连接Pg32、Ng32、Pd34和Nd33；第二十八NMOS管的栅极Ng28连接SO2N、Pd26、Nd25、Pd27、Nd27、Pg28、Pd30、Nd29，漏极Nd28连接SO2、Pd28、Pg29、Ng30、Pd31、Nd31，源极Ns28连接地VSS；第二十九NMOS管的栅极Ng29连接CN2，漏极Nd29连接SO2N、Pd26、Nd25、Pd27、Nd27、Pg28、Ng28、Pd30，源极Ns29连接第三十NMOS管的漏极Nd30；第三十NMOS管的栅极Ng30连接SO2、Pd28、Nd28、Pg29、Pd31、Nd31，漏极Nd30连接Ns29，源极Ns30连接地VSS；第三十一NMOS管的栅极Ng31连接EX，漏极Nd31连接SO2、Pd28、Nd28、Pg29、Ng30、Pd31，源极Ns31连接Ps31，并连接Pd32和Nd32；第三十二NMOS管的栅极Ng32连接Pg32，并连接Ps27、Ns27、Pd34和Nd33，漏极Nd32连接Pd32，并连接Ps31和Ns31，源极Ns32连接地VSS；第三十三NMOS管的栅极Ng33连接CN2，漏极Nd33连接Pd34，并连接Ps27、Ns27、Pg32和Ng32，源极Ns33连接第三十四NMOS管的漏极Nd34；第三十四NMOS管的栅极Ng34连接SO3，漏极Nd34连接Ns33，源极Ns34连接地VSS；第二从锁存器从第二时钟电路接收信号C2、CN2，从第二主锁存器接收信号MO2，从第三从锁存器接收SO3信号，从检错控制电路接收EX、EXN信号，向检错控制电路输出信号SO2、SO2N，向选择器电路输出SO2信号；在CK为低电平期间，CN2为高电平、C2为低电平，第二从锁存器处于保存状态，不接收第二主锁存器输出的MO2而是保存上二个CK下降沿采样到的MO2，同时利用检错控制电路产生的信号EX和EXN，以及第三从锁存器的输出信号SO3来保持第二从锁存器输出信号SO2和SO2N的稳定；在CK为高电平期间，CN2为低电平、C2为高电平，第二从锁存器开启并接收第二主锁存器的输出MO2，对MO2进行缓冲处理并输出与MO2同相的SO2和与MO2反相的SO2N；第三时钟电路与第三主锁存器、第三从锁存器相连；第三时钟电路有一个输入端和两个输出端，输入端为CK，输出端为C3、CN3，C3和CN3为一对相反的数据信号；第三时钟电路为一个两级反相器，由第五级反相器和第六级反相器组成，第五级反相器由第三十五PMOS管和第三十五NMOS管组成，第三十五PMOS管的栅极Pg35连接CK，漏极Pd35连接第三十五NMOS管的漏极Nd35、Pg36、Ng36，并作为第二时钟电路的一个输出端CN3；第三十五NMOS管的栅极Ng35连接CK，漏极Nd35连接Pd35、Pg36、Ng36；第六级反相器由第三十六PMOS管和第三十六NMOS管组成，第三十六PMOS管的栅极Pg36连接CN3、Pd35、Nd35、Ng36，漏极Pd36连接第三十六NMOS管的漏极Nd36，并作为时钟电路的另一个输出端C3；第三十六NMOS管的栅极Ng36连接CN3、Pd35、Nd35、Ng36，漏极Nd36连接Pd36；第三十五PMOS管和第三十六PMOS管的衬底连接电源VDD，源极Ps35、Ps36连接电源VDD；第三十五NMOS管和第三十六NMOS管的衬底接地VSS，源极Ns35、Ns36也接地VSS；第三时钟电路接收CK，对其进行缓冲后分别产生与CK反相的CN3和与CK同相的C3，并且把CN3和C3传入到第三主锁存器和第三从锁存器；第三时钟电路接收CK，第五级反相器和第六级反相器对CK进行缓冲后产生与CK反相的CN3和与CK同相的C3，并且把CN3和C3传入到第三主锁存器和第三从锁存器；第三主锁存器为普通锁存器，与第三从锁存器串联，并与第三时钟电路连接；第三主锁存器有三个输入端和一个输出端，三个输入端为D、C3、CN3，一个输出端为数据信号MO3；第三主锁存器由五个PMOS管即第三十七PMOS管、第三十八PMOS管、…、第四十一PMOS管，和五个NMOS管即第三十七NMOS管、第三十八NMOS管、…、第四十一NMOS管组成，第三主锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第三十七PMOS管的栅极Pg37连接D，漏极Pd37连接第三十八PMOS管的源极Ps38，源极Ps37连接电源VDD；第三十八PMOS管的栅极Pg38连接C3，漏极Pd38连接第三十七NMOS管的漏极Nd37，并连接第三十九PMOS管的栅极Pg39、第三十九NMOS管的栅极Ng39、第四十一PMOS管的漏极Pd41和第四十NMOS管的漏极Nd40，源极Ps38连接Pd37；第三十九PMOS管的栅极Pg39连接Ng39，并连接Pd38、Nd37、Pd41和Nd40，漏极Pd39连接第三十九NMOS管的漏极Nd39、Pg40、Ng41，并作为第二主锁存器的输出MO3，源极Ps39连接电源VDD；第四十PMOS管的栅极Pg40连接MO3、Pd39、Nd39、Ng41，漏极Pd40连接第四十一PMOS管的源极Ps41，源极Ps40连接电源VDD；第四十一PMOS管的栅极Pg41连接CN3，漏极Pd41连接Nd40，并连接Pg39、Ng39、Pd38和Nd37，源极Ps41连接Pd40；第三十七NMOS管的栅极Ng37连接CN3，漏极Nd37连接Pd38，并连接Pg39、Ng39、Pd41和Nd40，源极Ns37连接第三十八NMOS管的漏极Nd38；第三十八NMOS管的栅极Ng38连接D，漏极Nd38连接Ns37，源极Ns38接地VSS；第三十九NMOS管的栅极Ng39连接Pg39，并连接Pd38、Nd37、Pd41和Nd40，漏极Nd39连接Pd39，源极Ns39接地VSS；第四十NMOS管的栅极Ng40连接C3，漏极Nd40连接Pd41，并连接Pg39、Ng39、Pd38和Nd37，源极Ns40连接第四十一NMOS管的漏极Nd41；第四十一NMOS管的栅极Ng41连接MO1，漏极Nd41连接Ns40，源极Ns41接地VSS；第三主锁存器从第三时钟电路接收时钟信号C3、CN3，从输入端接收数据信号D，向第三从锁存器输出数据信号MO3；在CK为低电平期间，CN3为高电平、C3为低电平，第三主锁存器开启，接收D并对其进行缓冲处理后输出与D同相的MO3；在CK为高电平期间，CN3为低电平、C3为高电平，第三主锁存器处于保存状态，保存前三个CK上升沿采样到的D并输出与D同相的MO3；第三从锁存器为带纠错功能的锁存器，与第三主锁存器串联，并与第三时钟电路、第一从锁存器、第二从锁存器、检错控制电路和选择器电路连接；第三从锁存器有六个输入端和两个输出端，六个输入端为MO3、C3、CN3、EX、EXN和SO1，两个输出端为SO3、SO3N，SO3和SO3N为一对相反的数据信号；第三从锁存器由十个PMOS管即第四十二PMOS管、第四十一PMOS管、…、第五十一PMOS管，和十个NMOS管即第四十二NMOS管、第四十一NMOS管、…、第五十一NMOS管组成，第三从锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第四十二PMOS管的栅极Pg42连接MO3，漏极Pd42连接第四十三PMOS管的源极Ps43，源极Ps42连接电源VDD；第四十三PMOS管的栅极Pg43连接CN3，漏极Pd43连接第四十二NMOS管的漏极Nd42，并作为第一从锁存器的一个输出SO3N，源极Ps43连接Pd42；第四十四PMOS管的栅极Pg44连接EX，漏极Pd44连接SO3N，源极Ps44连接第四十四NMOS管的源极Ns44，并连接第四十九PMOS管的栅极Pg49、第四十九NMOS管的栅极Ng49、第五十一PMOS管的漏极Pd51和第五十NMOS管的漏极Nd50；第四十五PMOS管的栅极Pg45连接SO3N，漏极Pd45连接第四十五NMOS管的漏极Nd45，并作为第二从锁存器的一个输出SO3，源极Ps45连接电源VDD；第四十六PMOS管的栅极Pg46连接SO3，漏极Pd46连接第四十七PMOS管的源极Ps47，源极Ps46连接电源VDD；第四十七PMOS管的栅极Pg47连接C3，漏极Pd47连接SO3N，源极Ps47连接Pd46；第四十八PMOS管的栅极Pg48连接EX，漏极Pd48连接SO3，源极Ps48连接第四十八NMOS管的源极Ns48，并连接第四十九PMOS管的漏极Pd49和第四十九NMOS管的漏极Nd49；第四十九PMOS管的栅极连接Ng49，并连接Ps44、Ns44、Pd51和Nd50，漏极Pd49连接Nd49，并连接Ps48和Ns48，源极Ps49连接电源VDD；第五十PMOS管的栅极Pg50连接SO1，漏极Pd50连接第五十一PMOS管的源极Ps51，源极Ps50连接电源VDD；第五十一PMOS管的栅极Pg51连接C3，漏极Pd51连接Nd50，并连接Ps44、Ns44、Pg49、Ng49，源极Ps51连接Pd50；第四十二NMOS管的栅极Ng42连接C3，漏极Nd42连接SO3N，源极Ns42连接第四十三NMOS管的漏极Nd43；第四十三NMOS管的栅极Ng43连接MO3，漏极Nd43连接Ns42，源极Ns43连接地VSS；第四十四NMOS管的栅极Ng44连接EXN，漏极Nd44连接SO3N，源极Ns44连接Ps44，并连接Pg49、Ng49、Pd41和Nd50；第四十五NMOS管的栅极Ng45连接SO3N，漏极Nd45连接SO3，源极Ns45连接地VSS；第四十六NMOS管的栅极Ng46连接CN2，漏极Nd46连接SO3N，源极Ns46连接第四十七NMOS管的漏极Nd47；第四十七NMOS管的栅极Ng47连接SO3，漏极Nd47连接Ns46，源极Ns47连接地VSS；第四十八NMOS管的栅极Ng48连接EXN，漏极Nd48连接SO3，源极Ns48连接Ps48，并连接Pd49和Nd49；第四十九NMOS管的栅极Ng49连接Pg49，并连接Ps44、Ns44、Pd51和Nd50，漏极Nd49连接Pd49，并连接Ps48和Ns48，源极Ns49连接地VSS；第五十NMOS管的栅极Ng50连接CN3，漏极Nd50连接Pd51，并连接Ps44、Ns44、Pg49和Ng49，源极Ns50连接第五十一NMOS管的漏极Nd51；第五十一NMOS管的栅极Ng51连接SO1，漏极Nd51连接Ns50，源极Ns51连接地VSS；第三从锁存器从第三时钟电路接收信号C3、CN3，从第三主锁存器接收信号MO3，从第一从锁存器接收SO1信号，从检错控制电路接收EX、EXN信号，向选择器电路输出SO3信号；在CK为低电平期间，CN3为高电平、C3为低电平，第三从锁存器处于保存状态，不接收第三主锁存器输出的MO3而是保存上一个CK下降沿采样到的MO3，同时利用检错控制电路产生的信号EX和EXN，以及第一从锁存器的输出信号SO1来保持第三从锁存器输出信号SO3和SO3N的稳定；在CK为高电平期间，CN3为低电平、C3为高电平，第三从锁存器开启并接收第三主锁存器的输出MO3，对MO3进行缓冲处理并输出与MO3同相的SO3和与MO3反相的SO3N；选择器电路与第一从锁存器、第二从锁存器和第三从锁存器相连，在任意时刻选择器电路接收第一从锁存器、第二从锁存器和第三从锁存器的输出SO1、SO2和SO3，对其进行选择判断处理后输出MUX，MUX与SO1、SO2和SO3中任意两个同相的信号反相；选择器电路有三个输入端和一个输出端，输入端为数据信号SO1、SO2和SO3，输出端为数据信号MUX；选择器电路由六个PMOS管即第五十二PMOS管、第五十三PMOS管、…、第五十七PMOS管，和六个NMOS管即第五十二NMOS管、第五十三NMOS管、…、第五十七NMOS管组成；第五十二PMOS管的栅极Pg52连接SO1，漏极Pd52连接第五十三PMOS管的源极Ps53，源极Ps52连接电源VDD；第五十三PMOS管的栅极Pg53连接SO2，漏极Pd53连接第五十二NMOS管的漏极Nd52，并作为选择器电路的输出MUX，源极Ps53连接Pd52；第五十四PMOS管的栅极Pg54连接SO3，漏极Pd54连接第五十五PMOS管的源极Ps55，源极Ps54连接电源VDD；第五十五PMOS管的栅极Pg55连接SO1，漏极Pd55连接第五十四NMOS管的漏极Nd54，并连接MUX，源极Ps55连接Pd54；第五十六PMOS管的栅极Pg56连接SO2，漏极Pd56连接第五十七PMOS管的源极Ps57，源极Ps56连接电源VDD；第五十七PMOS管的栅极Pg57连接SO3，漏极Pd57连接第五十六NMOS管的漏极Nd56，并连接MUX，源极Ps57连接Pd56；第五十二NMOS管的栅极Ng52连接SO2，漏极Nd52连接MUX，源极Ns52连接第五十三NMOS管的漏极Nd53；第五十三NMOS管的栅极Ng53连接SO1，漏极Nd53连接Ns52，源极Ns53连接地VSS；第五十四NMOS管的栅极Ng54连接SO1，漏极Nd54连接MUX，源极Ns54连接第五十五NMOS管的漏极Nd55；第五十五NMOS管的栅极Ng55连接SO3，漏极Nd55连接Ns54，源极Ns55连接地VSS；第五十六NMOS管的栅极Ng56连接SO3，漏极Nd56连接MUX，源极Ns56连接第五十七NMOS管的漏极Nd57；第五十七NMOS管的栅极Ng57连接SO2，漏极Nd57连接Ns56，源极Ns57连接地VSS；第一反相器电路与选择器电路相连，在任意时刻第一反相器电路都要接收选择器电路的输出MUX，对MUX缓冲处理后输出与MUX反相的Q；第一反相器电路有一个输入端和一个输出端，输入端为MUX，输出端为Q；第一反相器电路由第五十八PMOS管和第五十八NMOS管组成；第五十八PMOS管的栅极Pg58接MUX，漏极Pd58连接第五十八NMOS管的漏极Nd58，并作为第一反相器电路的输出Q，源极Ps58连接电源VDD；第五十八NMOS管的栅极Ng58连接MUX，漏极Nd58连接Pd58，源极Ns58连接地VSS；第二反相器电路与选择器电路相连，在任意时刻第二反相器电路都要接收选择器电路的输出MUX，对MUX缓冲并输出与MUX同相的QN；第二反相器电路有一个输入端和一个输出端，输入端为MUX，输出端为QN；第二反相器电路由两个PMOS管和两个NMOS管组成；第五十九PMOS管的栅极Pg59连接MUX，漏极Pd59连接第五十九NMOS管的漏极Nd59，并连接第六十PMOS管的栅极Pg60和第六十NMOS管的栅极Ng60，源极Ps59连接电源VDD；第六十PMOS管的栅极Pg60连接Ng60，漏极Pd60连接第六十NMOS管的漏极Nd60，并作为第二反相器电路的输出QN，源极Ps60连接电源VDD；第五十九NMOS管的栅极Ng59连接MUX，漏极Nd59连接Pd59，源极Ns59连接地VSS；第六十NMOS管的栅极Ng60连接Pg60，漏极Nd60连接Pd60，源极Ns60连接地VSS；检错控制电路与第一从锁存器、第二从锁存器、第三从锁存器相连；检错控制电路有四个输入端和两个输出端，输入端为SO1，SO1N，SO2和SO2N，输出端为数据信号EX和EXN，EX和EXN为一对相反的数据信号；检错控制电路从第一从锁存器接收SO1、SO1N信号，从第二从锁存器接收SO2、SO2N信号，向第一从锁存器、第二从锁存器、第三从锁存器输出EX、EXN信号；当SO1和SO1N分别与SO2和SO2N同相时，输出EX为低电平，输出EXN为高电平；当SO1和SO1N分别与SO2和SO2N反相时，输出EX为高电平，输出EXN为低电平；检错控制功能的原理是，当SO1和SO1N分别与SO2和SO2N同相时，判定第一从锁存器和第二从锁存器的输出为正确的输出，利用EX和EXN关闭第一从锁存器和第二从锁存器中SO3对于相对应输出的控制，同时利用EX和EXN开启第三从锁存器中正确输出SO1对于输出SO3和SO3N的控制，以保证SO3和SO3N正确；当SO1和SO1N分别与SO2和SO2N反相时，判定第三从锁存器的输出为正确的输出，利用EX和EXN关闭第三从锁存器中SO1对于输出SO3和SO3N的控制，同时利用EX和EXN开启第一从锁存器和第二从锁存器中正确输出SO3对于相对应输出的控制；检错控制电路由三个PMOS管和三个NMOS管组成；第六十一PMOS管的栅极Pg61连接SO1，漏极Pd61连接第六十二PMOS的漏极Pd62，并作为检错控制电路的输出端之一EXN，源极Ps61连接SO2N；第六十二PMOS管的栅极Pg62连接SO1N，漏极Pd62连接Pd61，源极Ps62连接SO2；第六十三PMOS管的栅极Pg63连接EXN，漏极Pd63连接第六十三NMOS管的漏极Nd63，并作为检错控制电路的另一个输出端EX，源极Ps63连接电源VDD；第六十一NMOS管的栅极Ng61连接SO1N，漏极Nd61连接第六十二NMOS管的漏极Nd62，并连接EXN，源极Ns61连接SO2N；第六十二NMOS管的栅极Ng62连接SO1，漏极Nd62连接Nd61，源极Ns62连接SO2；第六十三NMOS管的栅极Ng63连接EXN，漏极Nd63连接Pd63，源极Ns63连接地VSS。