[发明专利]具有延时单元的全异步自建时钟电路在审
| 申请号： | 201610456956.1 | 申请日： | 2016-06-22 |
| 公开（公告）号： | CN107528592A | 公开（公告）日： | 2017-12-29 |
| 发明（设计）人： | 连颖 | 申请（专利权）人： | 成都锐成芯微科技股份有限公司 |
| 主分类号： | H03M1/38 | 分类号： | H03M1/38 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 610041 四川省成都市*** | 国省代码： | 四川;51 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明公开了一种具有延时单元的全异步自建时钟电路，包括比较器、与所述比较器相连的或门、与所述或门相连的或非门及与所述或非门及所述比较器相连的延时单元，所述比较器对输入的模拟信号进行逐次比较与转换后，输出数字信号，并通过所述或门的输出端产生每一位信号的比较结果至所述或非门，所述延时单元连接于所述或非门与所述比较器之间，对所述或非门输出的信号进行延时并产生时钟信号至所述比较器。本发明只需根据应用需求，提供采样信号，不仅可以省去提供高速时钟的麻烦，而且可以实现最有效的时钟分配，实现高速转换，在高速应用中有明显优势。 | ||
| 搜索关键词： | 具有 延时 单元 异步 自建 时钟 电路 | ||
【主权项】：
一种具有延时单元的全异步自建时钟电路，其特征在于：所述具有延时单元的全异步自建时钟电路包括比较器、与所述比较器相连的或门、与所述或门相连的或非门及与所述或非门及所述比较器相连的延时单元，所述比较器对输入的模拟信号进行逐次比较与转换后，输出数字信号，并通过所述或门的输出端产生每一位信号的比较结果至所述或非门，所述延时单元连接于所述或非门与所述比较器之间，对所述或非门输出的信号进行延时并产生时钟信号至所述比较器。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于成都锐成芯微科技股份有限公司，未经成都锐成芯微科技股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201610456956.1/，转载请声明来源钻瓜专利网。
