[发明专利]一种基于游标环的绑定前硅通孔测试结构

摘要

本发明公开了一种基于游标环的绑定前硅通孔测试结构，包括参考延时电路、被测TSV模块电路、游标环模块电路、输入节点In、输出数字码Z1‑Z8；将测试信号分别通过参考延时电路和被测TSV模块，用游标环模块电路测量出经过两模块的信号时间间隔，根据测量结果判断被测TSV是否发生故障，若发生故障则根据时间间隔的大小对故障程度做定位。本发明可以同时检测电阻开路、泄漏故障和两种故障同时发生的情况，测试分辨率达到皮秒级，测试范围大，可根据测试结果输出的数字码对故障程度进行分级。

主权项

一种基于游标环的绑定前硅通孔测试结构，其特征在于：包括参考延时电路、被测TSV模块电路、游标环模块电路、输入节点In、输出数字码Z1‑Z8，其中：所述参考延时电路由第一反相器（I1）、第二反相器（I2）、第一电容（C1）构成，其中第一反相器的输入端接至输入节点In，第一反相器的输出端接至第二反相器的输入端，第一反相器输出端与第二反相器输入端共同通过第一电容与地相连接，第二反相器的输出端连接至游标环模块电路；所述被测TSV模块电路由第三反相器（I3）、被测TSV、第四反相器（I4）构成，其中其中第三反相器的输入端接至输入节点In，第三反相器的输出端接至第四反相器的输入端，第三反相器输出端与第四反相器输入端共同连接至被测TSV，第四反相器的输出端连接至游标环模块电路；所述游标环模块电路由第一与非门（N1）、第二与非门（N2）、第一到第八缓冲器（B1‑B8）形成的上路延时线、第九到第十六缓冲器（B9‑B16）形成的下路延时线、第一到第八D触发器（D1‑D8）、第一到第八（ND1‑ND8）反相D触发器、第一到第八或门（O1‑O8）构成，其中第一与非门一输入端连接至第二反相器的输出端，第二与非门一输入端连接至第四反相器的输出端，第一与非门输出端连接至第一缓冲器输入端，第二与非门输出端连接至第九缓冲器输入端，第一缓冲器输出端分别连接至第二缓冲器输入端、第一D触发器数据端和第一反相D触发器数据端，第二缓冲器输出端分别连接至第三缓冲器输入端、第二D触发器数据端和第二反相D触发器数据端，第三缓冲器输出端分别连接至第四缓冲器输入端、第三D触发器数据端和第三反相D触发器数据端，第四缓冲器输出端分别连接至第五缓冲器输入端、第四D触发器数据端和第四反相D触发器数据端，第五缓冲器输出端分别连接至第六缓冲器输入端、第五D触发器数据端和第五反相D触发器数据端，第六缓冲器输出端分别连接至第七缓冲器输入端、第六D触发器数据端和第六反相D触发器数据端，第七缓冲器输出端分别连接至第八缓冲器输入端、第七D触发器数据端和第七反相D触发器数据端，第八缓冲器输出端分别连接至第一与非门输入端、第八D触发器数据端和第八反相D触发器数据端，第九缓冲器输出端分别连接至第十缓冲器输入端、第一D触发器时钟端和第一反相D触发器时钟端，第十缓冲器输出端分别连接至第十一缓冲器输入端、第二D触发器时钟端和第二反相D触发器时钟端，第十一缓冲器输出端分别连接至第十二缓冲器输入端、第三D触发器时钟端和第三反相D触发器时钟端，第十二缓冲器输出端分别连接至第十三缓冲器输入端、第四D触发器时钟端和第四反相D触发器时钟端，第十三缓冲器输出端分别连接至第十四缓冲器输入端、第五D触发器时钟端和第五反相D触发器时钟端，第十四缓冲器输出端分别连接至第十五缓冲器输入端、第六D触发器时钟端和第六反相D触发器时钟端，第十五缓冲器输出端分别连接至第十六缓冲器输入端、第七D触发器时钟端和第七反相D触发器时钟端，第十六缓冲器输出端分别连接至第二与非门输入端、第八D触发器时钟端和第八反相D触发器时钟端，第一D触发器输出端和第一反相D触发器输出端分别连接至第一或门输入端，第二D触发器输出端和第二反相D触发器输出端分别连接至第二或门输入端，第三D触发器输出端和第三反相D触发器输出端分别连接至第三或门输入端，第四D触发器输出端和第四反相D触发器输出端分别连接至第四或门输入端，第五D触发器输出端和第五反相D触发器输出端分别连接至第五或门输入端，第六D触发器输出端和第六反相D触发器输出端分别连接至第六或门输入端，第七D触发器输出端和第七反相D触发器输出端分别连接至第七或门输入端，第八D触发器输出端和第八反相D触发器输出端分别连接至第八或门输入端，第一至第八或门输出端分别输出Z1、Z2、Z3、Z4、Z5、Z6、Z7、Z8，第十六缓冲器输出端连接循环计数器。